JPH0335856B2 - - Google Patents
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- Publication number
- JPH0335856B2 JPH0335856B2 JP56139445A JP13944581A JPH0335856B2 JP H0335856 B2 JPH0335856 B2 JP H0335856B2 JP 56139445 A JP56139445 A JP 56139445A JP 13944581 A JP13944581 A JP 13944581A JP H0335856 B2 JPH0335856 B2 JP H0335856B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- counting
- circuit
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000000630 rising effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000001960 triggered effect Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、計数回路に関し、特にクロツクパル
ス列のうちの所望個数のパルスが発生する間隔を
取出す計数回路に関する。
ス列のうちの所望個数のパルスが発生する間隔を
取出す計数回路に関する。
従来の計数回路は、パルス数を計数し、記憶す
る回路で、計数パルスを加えてからカウント動作
が終了するまでの時間は、使用しているフリツプ
フロツプ回路の性能によつてほぼ決まる。従つ
て、計数回路としてはそのカウント値を利用する
のが一般的な利用法であり、所望個数のパルスが
発生する間隔を利用する場合、例えば回転エンコ
ーダに利用しようとする場合には、そのままでは
利用できないという欠点があつた。
る回路で、計数パルスを加えてからカウント動作
が終了するまでの時間は、使用しているフリツプ
フロツプ回路の性能によつてほぼ決まる。従つ
て、計数回路としてはそのカウント値を利用する
のが一般的な利用法であり、所望個数のパルスが
発生する間隔を利用する場合、例えば回転エンコ
ーダに利用しようとする場合には、そのままでは
利用できないという欠点があつた。
本発明は上記欠点を除き、所望個数のクロツク
パルスの間隔を設定して、出力することのできる
計数回路を提供するものである。
パルスの間隔を設定して、出力することのできる
計数回路を提供するものである。
本発明による計数回路は、計数許可信号を保持
する保持手段と、この保持手段の出力に応答して
クロツク信号を伝達するゲート手段と、上記保持
手段の出力を上記ゲート手段の出力に現われたク
ロツク信号に同期してラツチするラツチ手段と、
上記ゲート手段の出力に現われたクロツク信号を
計数し所定の計数値を示す信号を発生するカウン
タと、このカウンタからの信号に応答して上記保
持手段およびラツチ手段をリセツトする手段とを
有し、上記ラツチ手段の出力を計数状態判別信号
として用いることを特徴としている。
する保持手段と、この保持手段の出力に応答して
クロツク信号を伝達するゲート手段と、上記保持
手段の出力を上記ゲート手段の出力に現われたク
ロツク信号に同期してラツチするラツチ手段と、
上記ゲート手段の出力に現われたクロツク信号を
計数し所定の計数値を示す信号を発生するカウン
タと、このカウンタからの信号に応答して上記保
持手段およびラツチ手段をリセツトする手段とを
有し、上記ラツチ手段の出力を計数状態判別信号
として用いることを特徴としている。
本発明の実施例について図面を用いて説明す
る。
る。
第１図は本発明の一実施例のブロツク図であ
る。この実施例の計数回路は、プリセツト・カウ
ント・データ１１を入力してラツチ制御信号１２
により保持するラツチ回路１と、桁上り信号２１
とリセツト信号１４との論理和をとるオア回路３
と、オア回路３の出力信号１６でクリアされ、入
力される計数許可信号１７の立上りを検出してカ
ウント値を出力する１ビツト・バイナリ・カウン
タ４と、リセツト信号１４でクリアされ、１ビツ
ト・バイナリ・カウンタ４の出力信号１８をＪ端
子に、桁上り信号２１をＫ端子に入力し、被計数
クロツクパルス信号１５の立下りエツジを検出し
てＪ及びＫ端子に入力された信号の組合せにより
定まる論理値を出力する立下りエツジ・トリガ型
Ｊ−Ｋフリツプフロツプ５と、Ｊ−Ｋフリツプフ
ロツプ５の出力信号１９と被計数クロツクパルス
信号１５との論理値をとるアンド回路６と、リセ
ツト信号１４でクリアされ、アンド回路６の出力
信号２０とラツチ回路１の出力信号１３とを入力
してプリセツト値までカウントし、該プリセツト
値に達したら桁上り信号２１を発生するＮビツ
ト・バイナリ・カウンタ２と、オア回路３の出力
信号１６でクリアされ、Ｊ−Ｋフリツプフロツプ
５の出力信号１９をＤ端子に入力し、アンド回路
６からの出力信号２０の立上りを検出して立上り
信号を発生し、Ｎビツト・バイナリ・カウンタ２
がカウント中か否かを単一のビツト情報のカウン
ト状態判別信号２２として出力する立上りエツ
ジ・トリガ型Ｄフリツプフロツプ７とを含んで構
成されている。
る。この実施例の計数回路は、プリセツト・カウ
ント・データ１１を入力してラツチ制御信号１２
により保持するラツチ回路１と、桁上り信号２１
とリセツト信号１４との論理和をとるオア回路３
と、オア回路３の出力信号１６でクリアされ、入
力される計数許可信号１７の立上りを検出してカ
ウント値を出力する１ビツト・バイナリ・カウン
タ４と、リセツト信号１４でクリアされ、１ビツ
ト・バイナリ・カウンタ４の出力信号１８をＪ端
子に、桁上り信号２１をＫ端子に入力し、被計数
クロツクパルス信号１５の立下りエツジを検出し
てＪ及びＫ端子に入力された信号の組合せにより
定まる論理値を出力する立下りエツジ・トリガ型
Ｊ−Ｋフリツプフロツプ５と、Ｊ−Ｋフリツプフ
ロツプ５の出力信号１９と被計数クロツクパルス
信号１５との論理値をとるアンド回路６と、リセ
ツト信号１４でクリアされ、アンド回路６の出力
信号２０とラツチ回路１の出力信号１３とを入力
してプリセツト値までカウントし、該プリセツト
値に達したら桁上り信号２１を発生するＮビツ
ト・バイナリ・カウンタ２と、オア回路３の出力
信号１６でクリアされ、Ｊ−Ｋフリツプフロツプ
５の出力信号１９をＤ端子に入力し、アンド回路
６からの出力信号２０の立上りを検出して立上り
信号を発生し、Ｎビツト・バイナリ・カウンタ２
がカウント中か否かを単一のビツト情報のカウン
ト状態判別信号２２として出力する立上りエツ
ジ・トリガ型Ｄフリツプフロツプ７とを含んで構
成されている。
次に、この実施例の動作について第２図を用い
て正論理の場合について説明する。負論理の場合
は論理を逆にすれば良い。
て正論理の場合について説明する。負論理の場合
は論理を逆にすれば良い。
第２図は第１図に示す一実施例の各部に現われ
る信号の波形図である。
る信号の波形図である。
まず、Ｎビツトカウント値Ｍ（Ｎ，Ｍは整数で、
１≦Ｎ，０＜Ｍ≦2N）に応じたプリセツト・カウ
ント・データ信号１１をラツチ回路１に与え、ラ
ツチ制御信号１２により一時的に保持する。ラツ
チ回路３のラツチ・データ出力信号１３によりＮ
ビツト・バイナリ・カウンタ２にプリセツト・カ
ウント・データ１３を与えプリセツト値を設定す
る。次に、Ｎビツト・バイナリ・カウンタ２、１
ビツト・バイナリ・カウンタ４、Ｊ−Ｋフリツプ
フロツプ５、Ｄフリツプフロツプ７にリセツト信
号１４を与えてリセツトする（正論理“０”とす
る）。被計数クロツクパルス信号１５をＪ−Ｋフ
リツプフロツプ５、アンド回路６に与える。
１≦Ｎ，０＜Ｍ≦2N）に応じたプリセツト・カウ
ント・データ信号１１をラツチ回路１に与え、ラ
ツチ制御信号１２により一時的に保持する。ラツ
チ回路３のラツチ・データ出力信号１３によりＮ
ビツト・バイナリ・カウンタ２にプリセツト・カ
ウント・データ１３を与えプリセツト値を設定す
る。次に、Ｎビツト・バイナリ・カウンタ２、１
ビツト・バイナリ・カウンタ４、Ｊ−Ｋフリツプ
フロツプ５、Ｄフリツプフロツプ７にリセツト信
号１４を与えてリセツトする（正論理“０”とす
る）。被計数クロツクパルス信号１５をＪ−Ｋフ
リツプフロツプ５、アンド回路６に与える。
次に、計数許可信号１７を１ビツト・バイナ
リ・カウンタ４に与えると、１ビツト・バイナ
リ・カウンタ４の出力信号１８は論理“１”にな
り、この出力信号１８がＪ−Ｋフリツプフロツプ
５のＪ端子に入力される。Ｊ−Ｋフリツプフロツ
プ５のＫ端子には論理“０”が入力されているか
ら、Ｊ−Ｋフリツプフロツプ５のクロツクパルス
信号入力端子CPに被計数クロツクパルス信号１
５の立下がりエツジが与えられるとトリガされて
Ｊ−Ｋフリツプフロツプ５の出力端子Ｑから出力
される信号１９は論理“１”となる。アンド回路
６は被計数クロツクパルス信号１５と端子Ｑから
の信号１９との論理積をとるから、アンド回路６
の出力信号２０は被計数クロツクパルス信号１５
と同じ波形の信号となる。
リ・カウンタ４に与えると、１ビツト・バイナ
リ・カウンタ４の出力信号１８は論理“１”にな
り、この出力信号１８がＪ−Ｋフリツプフロツプ
５のＪ端子に入力される。Ｊ−Ｋフリツプフロツ
プ５のＫ端子には論理“０”が入力されているか
ら、Ｊ−Ｋフリツプフロツプ５のクロツクパルス
信号入力端子CPに被計数クロツクパルス信号１
５の立下がりエツジが与えられるとトリガされて
Ｊ−Ｋフリツプフロツプ５の出力端子Ｑから出力
される信号１９は論理“１”となる。アンド回路
６は被計数クロツクパルス信号１５と端子Ｑから
の信号１９との論理積をとるから、アンド回路６
の出力信号２０は被計数クロツクパルス信号１５
と同じ波形の信号となる。
アンド回路６からの出力信号２０の立上りエツ
ジ信号が与えられると、Ｎビツト・バイナリ・カ
ウンタ２はカウントを開始する。同時にＤフリツ
プフロツプ７はＪ−Ｋフリツプフロツプ５の出力
信号１９とアンド回路６の出力信号２０とを受
け、信号２０の立上りを検出して立上り信号（論
理“１”）を発生し、以後最終カウント値に相当
する信号２０の立上り信号が与えられるまで、Ｎ
ビツト・バイナリ・カウンタ２がカウント中であ
ることを単一のビツト情報のカウント状態判別信
号２２として出力する。
ジ信号が与えられると、Ｎビツト・バイナリ・カ
ウンタ２はカウントを開始する。同時にＤフリツ
プフロツプ７はＪ−Ｋフリツプフロツプ５の出力
信号１９とアンド回路６の出力信号２０とを受
け、信号２０の立上りを検出して立上り信号（論
理“１”）を発生し、以後最終カウント値に相当
する信号２０の立上り信号が与えられるまで、Ｎ
ビツト・バイナリ・カウンタ２がカウント中であ
ることを単一のビツト情報のカウント状態判別信
号２２として出力する。
Ｎビツト・バイナリ・カウンタ２はカウントを
継続し、プリセツト値Ｍの立上りエツジ信号をア
ンド回路６から受取ると立上り（論理“１”とな
る）カウント値がプリセツト値に達したことを桁
上り信号２１として出力する。桁上り信号２１は
オア回路３へ入力され、１ビツト・バイナリ・カ
ウンタ４の出力信号１８は立下がる（論理“０”
となる）。桁上り信号２１はＪ−Ｋフリツプフロ
ツプ５のＫ端子にも入力されているから被計数ク
ロツクパルス信号１５の立下りエツジを検出して
立下る信号を出力する。すなわち、論理“０”の
信号を出力する。この信号１９はアンド回路６に
与えられ、アンド回路６の出力信号２０は論理
“０”となり、Ｎビツト・バイナリ・カウンタ２
への被計数クロツクパルス１５の供給が禁止され
る。これでカウント状態が終了する。再度計数を
実行する場合にはリセツト信号１４を与えると、
上述の動作が繰返される。
継続し、プリセツト値Ｍの立上りエツジ信号をア
ンド回路６から受取ると立上り（論理“１”とな
る）カウント値がプリセツト値に達したことを桁
上り信号２１として出力する。桁上り信号２１は
オア回路３へ入力され、１ビツト・バイナリ・カ
ウンタ４の出力信号１８は立下がる（論理“０”
となる）。桁上り信号２１はＪ−Ｋフリツプフロ
ツプ５のＫ端子にも入力されているから被計数ク
ロツクパルス信号１５の立下りエツジを検出して
立下る信号を出力する。すなわち、論理“０”の
信号を出力する。この信号１９はアンド回路６に
与えられ、アンド回路６の出力信号２０は論理
“０”となり、Ｎビツト・バイナリ・カウンタ２
への被計数クロツクパルス１５の供給が禁止され
る。これでカウント状態が終了する。再度計数を
実行する場合にはリセツト信号１４を与えると、
上述の動作が繰返される。
以上詳細に説明したように、本発明によれば、
所望個数のクロツクパルスの間隔を設定すること
ができ、設定された個数になるまでクロツクパル
スをカウントしている状態であるかカウントを終
了した状態であるかのカウント状態判別信号を単
一のビツト情報で出力して示すことのできる計数
回路が得られるのでその効果は大きい。
所望個数のクロツクパルスの間隔を設定すること
ができ、設定された個数になるまでクロツクパル
スをカウントしている状態であるかカウントを終
了した状態であるかのカウント状態判別信号を単
一のビツト情報で出力して示すことのできる計数
回路が得られるのでその効果は大きい。
第１図は本発明の一実施例のブロツク図、第２
図は第１図に示す一実施例の各部に現われる信号
の波形図である。 １…ラツチ回路、２…Ｎビツト・バイナリ・カ
ウンタ、３…オア回路、４…１ビツト・バイナ
リ・カウンタ、５…Ｊ−Ｋフリツプフロツプ、６
…アンド回路、７…Ｄフリツプフロツプ、１１…
プリセツト・カウント・データ、１２…ラツチ制
御信号、１３…ラツチ・データ出力信号、１４…
リセツト信号、１５…被計数クロツクパルス信
号、１７…計数許可信号、２１…桁上り信号、２
２…カウント状態判別信号。
図は第１図に示す一実施例の各部に現われる信号
の波形図である。 １…ラツチ回路、２…Ｎビツト・バイナリ・カ
ウンタ、３…オア回路、４…１ビツト・バイナ
リ・カウンタ、５…Ｊ−Ｋフリツプフロツプ、６
…アンド回路、７…Ｄフリツプフロツプ、１１…
プリセツト・カウント・データ、１２…ラツチ制
御信号、１３…ラツチ・データ出力信号、１４…
リセツト信号、１５…被計数クロツクパルス信
号、１７…計数許可信号、２１…桁上り信号、２
２…カウント状態判別信号。
Claims (1)
- １ 入力された計数許可信号を保持する保持手段
と、クロツク信号を受け前記保持手段からの計数
許可信号保持出力に応答して前記クロツク信号を
伝達するゲート手段と、前記保持手段からの前記
計数許可信号保持出力を前記ゲート手段の出力に
現われるクロツク信号に同期してラツチするラツ
チ手段と、前記ゲート手段の出力に現われるクロ
ツク信号を計数し所定の計数値となつたことを示
す信号を発生するカウンタと、前記カウンタから
の前記信号に応答して前記保持手段および前記ラ
ツチ手段をリセツト状態にする手段とを備え、前
記ラツチ手段の出力を計数状態判別信号として導
出したことを特徴とする計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56139445A JPS5840929A (ja) | 1981-09-04 | 1981-09-04 | 計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56139445A JPS5840929A (ja) | 1981-09-04 | 1981-09-04 | 計数回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5840929A JPS5840929A (ja) | 1983-03-10 |
| JPH0335856B2 true JPH0335856B2 (ja) | 1991-05-29 |
Family
ID=15245364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56139445A Granted JPS5840929A (ja) | 1981-09-04 | 1981-09-04 | 計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840929A (ja) |
-
1981
- 1981-09-04 JP JP56139445A patent/JPS5840929A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5840929A (ja) | 1983-03-10 |
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