JPH02145077A - 情報符号化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、情報符号化装置、特にデジタル信号処理プロ
セッサを用いた符号化処理能力の向上に関する。

［従来の技術］ 第５図は、Ｉ　ＥＥＥ、ＧＬＯＢＣＯＭ’　８７の第４
５３頁の「画素符号化装置用に適当なリアルタイムビデ
オ信号プロセッサ」　〔“Ａ　Ｒｅａｌ　ＴｌｍｅＶｉ
ｄｅｏ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ　５ｕ１ｔ
ａｂｌｅ　ｆ’ｏｒ　ＭｏｔｉｏｎＰｉｃｔｕｒｅ　Ｃ
ｏｄｉｎｇ　Ａｐｐｌｉｃａｔｉｏｎｓ″〕に記載のマ
ルチプロセッサ構成図である。

第５図において、人力データ（１）は、データ転送制御
器（３）に入力された後、所要のデータ（４）が所要の
デジタル信号処理プロセッサ１〜Ｎ〔以下ＤＳＰと称す
〕　（２）へ転送され、ブロック１のそれぞれのＤＳＰ
内で処理を行った後、処理済みデータ（５）は、次の処
理ステップのブロック２の各ＤＳＰ　（２）で処理され
ることになる。

このときの各ＤＳＰ　（２）の分担領域を第６図（ａ）
に示す。第６図（ａ）は、説明を簡単にするための、３
個のＤＳＰ　（２）を用いて並列処理する場合の分割例
で、各ＤＳＰ　（２）には、均等な処理対象領域Ａ、Ｂ
、Ｃが分配される。

ところが、フレーム間画像符号化方式等では、入力フレ
ームと前フレームとの差分がある一定の大きさの部分の
みを符号化対象とし、それ以外は前フレームデータを用
いる条件付き画素補充処理を用いるのが一般的である。

従って、処理対象領域の画素数が同一でも、有効画素率
が異なる場合は、処理に要する演算量は異なり、所要演
算量又は所用演算時間は有効画素率に比例したものとな
る。

そこで、フレーム間画像符号化方式等における各ＤＳＰ
　（２）の分担する有効画素数を第６図（ｂ）に示すよ
うにそれぞれ、ＥＡ、ＥＢ％ＥＣとなる分布であるとす
ると、ＤＳＰ並列構成１ブロック当りの所要演算時間は
、最大所要処理ｆｆ１Ｍを有するＢ領域を分担するＤＳ
Ｐの処理時間となり、他のＡＳＣ領域を分担する各ＤＳ
Ｐは演算処理後は待ち状態となり、何らの処理を行わな
いことになる。

［発明が解決しようとする課題］ 従来の情報符号化装置は、以上のように構成されていた
ので、画像内での有効画素率等のように情報密度に偏り
があり、更にその分布又は密度等が時間的に変動する場
合、マルチプロセッサ全体としての処理時間は、各ＤＳ
Ｐの中で最も処理時間を要したＤＳＰの処理時間となる
ため、ＤＳＰｌ個当りの処理効率が低くなるという問題
があった。

この発明は、かかる問題点を解決することを課題として
なされたもので、マルチプロセッサの並列構成の処理能
力を最大限度に活用することのできる情報符号化装置を
得ることを目的とする。

［課題を解決するための手段］ この発明に係る情報符号化装置は、有効情報数が均等に
なるように複数のプロセッサに役割分担を指令するアド
レス制御信号を出力するタスク制御器と、先のアドレス
制御信号に基づいて自己の役割の情報をメモリより取り
込んで処理する複数のプロセッサと、を有するものであ
る。

［作用］ この発明による情報符号化装置によれば、各プロセッサ
の処理情報数が均等化されるため、プロセッサブロック
全体としての所要処理時間は、最大限度近くまで短縮さ
れる。

［実施例コ 次に、図に示す実施例に基づいてこの発明を更に詳細に
説明する。

第１図は、この発明による情報符号化装置の一実施例と
しての、画像符号化装置の一例を示すものである。

第１図において、入力データ（１）は入力メモリ１〜３
（６）に入力される。一方、タスク制御器（７）は、入
力メモリ（１）の内容より、有効画素数を判断して、Ｄ
ＳＰＩ、ＤＳＰ２、ＤＳＰ３の各々が符号化処理する分
担を走めてアドレス制御信号（８）としてＤＳＰＩ、Ｄ
ＳＰ２及びＤＳＰ３のそれぞれに＠！ＩｇＤ信号を出力
する。

このアドレス制御信号（８）を入力したＤＳＰｌ、ＤＳ
Ｐ２及びＤＳＰ３はそれぞれ、入力メモリ１、入力メモ
リ２及び入力メモリ３にアドレス（９）を発して、自己
の処理すべきデータ（１０）を読み込み、その後、予め
設定されたプログラムに基づいて符号化処理を行う。Ｄ
ＳＰＩ、ＤＳＰ２及びＤＳＰ３は、処理を完了すると、
個々の処理済みデータを出力用メモリ（１１）に出力し
、出力用メモリ（１１）はＤＳＰブロックの全てのデー
タを読み込むと、処理済みデータ（５）を出力し、次の
ＤＳＰブロック等に伝送する。

この際、各ＤＳＰ　（２）は、各ＤＳＰ　（２）で処理
対象となる有効画素数が均等になるように、タスク制御
器（７）によって制御されているので、画像符号化処理
時間はそれぞれ、処理時間差が最小になるように制御さ
れる。

すなわち、第６図（ｂ）に示すような有効画素数の画像
を符号化処理する場合、第２図（ａ）に示すように、有
効画素数の比較的に小さいＡ領域をＡ′に拡大し、同様
に比較的有効画素数の小さＬ）Ｃ領域をＣ′に拡大し、
逆に有効画素数の大きなり領域をＢ−に縮小するように
、タスク制御器（７）が演算配分し、それに応じたアド
レス制御信号（８）を、それぞれのＤＳＰＩ、ＤＳＰ２
及びＤＳＰ３に与える。例えばＤＳＰＩには、領域Ａ゛
の画像データを読み込んで符号化処理すべきアドレス制
御信号（８）を与えると、ＤＳＰＩは、領域Ａ゛に相当
するアドレス（９）を入力メモリ１に発して、それに相
当するデータを入力し、定められたプログラムにより画
像符号化処理を行う。

同様にＤＳＰ２にはＢ′領領域ＤＳＰ３には、Ｃ゛領域
画像符号化処理が指令される。

すると、第２図（ｂ）に示すように、ＤＳＰＩ、ＤＳＰ
２及びＤＳＰ３のそれぞれが符号化処理すべき有効画素
数ＥＡ−１ＥＢ−及びＥＣ−は、はぼ均等化され、画像
データ処理総量は同一となる結果、この発明の装置によ
る最大所要処理量Ｍ゛は、従来の最大所要処理ｉＭより
充分小さくＭ−くＭなる関係となり、ＤＳＰブロック当
りの所要処理時間が短縮される。

第３図は、フレーム間符号化装置を３段のＤＳＰブロッ
クの継続接続により構成したもので、各ＤＳＰブロック
で行う処理は、第４図に示す内容とする。

ＤＳＰブロック１（１２）では、入力データ（１）を入
力し、差分信号を求めた後、有効／無効判定処理を行い
、画像データ内存動画素数分布を求め、その情報をタス
ク制御器（７）へ送る。

タスク制御器（７）はその情報に基づいて、ＤＳＰブロ
ック２（１３）の各ＤＳＰの分担が均等になるようなア
ドレス調整を指示するアドレス制御信号（８）を送出す
る。

ＤＳＰブロック２（１３）内の各ＤＳＰは、上述のよう
に読出しアドレス調整して処理を行う。

ＤＳＰブロック３（１４）についても同様である。

なお、上記の実施例では、画像データ内の領域別有効画
素分布によって、ＤＳＰ処理分担領域の制御を行う例を
示したが、この発明はそれに限定されるものではなく、
例えば一般の伝送情報の数量分布等に基づいて、フィー
ドバックによりＤＳＰ分担制御を行うことができる。

［発明の効果］ この発明は以上説明した通り、複数のプロセッサＣＤ５
Ｐ）の処理分担を適応的に制御する構造としだので、各
ＤＳＰの処理が均等化され、無駄な待ち時間が低減され
、装置全体としての処理能力が向上する効果が得られる
。

【図面の簡単な説明】

第１図は、この発明の一実施例である複数のプロセッサ
を用いた画像符号化装置のブロック図、第２図は、この
発明の一実施例による画像符号化装置の処理領域適応制
御の例を示す説明図、第３図は、この発明の他の実施例
によるマルチプロセッサブロックのフレーム間符号化装
置の構成ブロック図、第４図は、第３図に示す装置の動
作説明図、第５図は、従来の符号化装置の構成ブロック
図、第６図は、従来装置における複数のプロセッサの分
担方法の説明図である。 図において、（１）は入力データ、（２）はデジタル信
号処理プロセッサ、（３）はデータ転送制御器、（５）
は処理済みデータ、（６）は入力メモリ、（７）はタス
ク制御器、（８）はアドレス制御信号、（９）はアドレ
ス、（１０）はデータ、（１１）は出力メモリ、（１２
）はＤＳＰブロック１、（１３）はＤＳＰブロック２、
（１４）はＤＳＰブロック３、（１５）はフレームメモ
リである。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人　弁理士　大　岩　増　雄 （外　２名） 実施例の画像符号化装置のブロック図 （ａ）メモリ領域分割 （ｂ）領域別有効画素数分布 従来のプロセッサ分担説明図 −の４ Ｎｆｆｉ　Ｊ　Ｌ／’１ ＼ｅＩＩ′Ｖへ− ′ぺｏＩ′へＮ

Claims (1)

【特許請求の範囲】
1. 入力情報を蓄えて送出するメモリと、処理すべき情報の
   うち有効情報数を求め、複数の処理分担有効情報数が均
   等になるように適応的に処理すべき情報を複数に分割す
   るためのアドレス制御信号を出力するタスク制御器と、
   このタスク制御器のアドレス制御信号を入力して処理対
   象とすべき分担領域のアドレスを調整して前記メモリよ
   り情報を読み出して符号化処理を実行してその処理結果
   を出力する複数のデジタル信号処理プロセッサと、を備
   える情報符号化装置。