JPH0214549A - 複数個の回路の抵抗性基板分離を有する集積回路ダイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技丘分立 本発明は、改良型バイポーラ集積回路ダイ乃至は同一基
板上の複数個の回路間に交流信号の抵抗性基板分離をチ
ップにレイアウトし且つ製造する技術に関するものであ
る。本発明は、例えば、同一の基板上のデジタル回路要
素及びアナログ回路要素間のＡＣ信号スイッチングノイ
ズのフィードスルー結合を減少させるために適用可能な
ものである。本発明は、高速デジタル回路が広帯域幅ア
ナログ回路と組み合わされる場合に特に有用である。

従】」［罷 バイポーラ集積回路のレイアウト及び製造において、シ
リコン基板上に形成した薄いシリコンエピタキシャル層
を、酸化分離領域、分離酸化領域、又はフィールド酸化
領域等と呼称されるエピタキシャルシリコンの酸化領域
からなる格子によって電気的に分離された島状部に細分
化される。エピタキシャル島状部の酸化分離の現在使用
されている方法は、米国特許第３，６４８，１２５号（
発明者Ｄｏｕｇｌａｓ　Ｌ、　Ｐｅ１ｔｚｅｒ）に記載
されている。エピタキシャル島状部を画定し且つ分離さ
せる環状形状をした分離酸化領域は、エピタキシャル層
と基板との間の横方向へ延在するＰＮ接合へエピタキシ
ャル層を貫通して延在している。

次いで、トランジスタ、ダイオード、及び抵抗等の能動
及び受動集積回路構成部又は回路要素が、エピタキシャ
ル島状部の異なった領域内にＰ型及びＮ型のドーパント
物質を選択的に導入する一連のマスキング及び注入ステ
ップによって、該エピタキシャル島状部内に形成される
。典型的に、Ｎ＋シリコン半導体物質の埋込層が、エピ
タキシャル島状部の回路要素下側のエピタキシャル島状
部下側のＰ型基板内に形成される。「＋」の記号は、埋
込Ｎ型不純物の注入濃度が一層高濃度乃至は高密度であ
り、−層大きな導電度となることを表している。該埋込
層は、トランジスタ用の埋込コレクタ層を提供し、且つ
例えば、米国特許第４，４９８．２２７号（発明者Ｐａ
ｕｌ　Ｊ、　Ｈｏｗｅｌｌ　ｅｔ　ａｌ、）に記載され
る如きコレクタシンク領域によってトランジスタコレク
タタップへ接続される。例えばＰ十濃度シリコン又は半
導体物質のチャンネルストップ領域は、エピタキシャル
島状部間及び埋込コレクタ層間で分離酸化物下側に形成
して、エピキシャル島状部間の寄生金属酸化物シリコン
（ＭＯＳ）　電界効果トランジスタ（ＦＥＴ）効果を回
避乃至は減少させている。この様なチャンネルストップ
領域の使用は、更に、例えば１発明者Ｄｏｎａｌｄ　Ｊ
、　Ｄｅｓｂｉｅｎｓ　　ｅｔ　ａＬ、の「集積度を向
上させた修正型アイソプレーナプロセス（Ｅｎｈａｎｃ
ｅｄ　Ｄｅｎｓｉｔｙ　Ｍｏｄｉｆｉｅｄ　ｌ５ｏｐｌ
ａｎａｏｒ　Ｐｒｏｃｅｓｓ）Ｊ　という名称の１９８
６年１２月１１日に出願した米国特許出頭第９４０，５
７３号に開示されている。

埋込コレクタ層及びチャンネルストップ領域を具備する
集積回路要素の従来のレイアラ１〜における欠点は、回
路要素間のＡＣ信号のフィートスルー即ち通り抜けの問
題である。エピタキシャル島状部のＮＰＮトランジスタ
要素は、埋込コレクタ層を介して、基板へ容量的に結合
されている。チヤンネルストップ領域は、容量的に結合
されたトランジスタ埋込層領域間において基板を介して
の低抵抗経路を提供している。集積回路パッケージリー
ドインダクタンス及び誘導型インピーダンスの為に、基
板タップ及びリードを介してのＡＣ信号ノイズの帰還は
不十分であり、且つ高周波基板電流は回路要素間の比較
的低い抵抗のチャンネルストップ経路を別の帰還経路と
して追従することが可能である。この問題は５高速スイ
ッチングデジタル回路と広帯域幅アナログ回路とを同一
の基板上に有するデジタル・アナログ変換器（ＤＡＣ）
において増大される。デジタルトランジスタからの高周
波数スイッチングノイズは、埋込コレクタ層から容量的
に比較的低い抵抗のチャンネルストップ領域基板経路へ
結合され且つ感度の高いアナログ回路ノード上に重畳さ
れる。

高周波数スイッチングノイズのフィードスルー結合を減
少させる従来の手法は、ＮＰＮ埋込埋込コツ９フ 間隔を与えるものである。この様な大きな間隔及び中間
基板物質の抵抗が高いことにより、容量性フィードスル
ー結合乃至はローディングが減少されるが、それはレイ
アウト寸法を増加させ過剰なものとさせている。集積部
品間隔及び集積回路寸法を最小とすることが出来ず、そ
の際にそうでなければエピタキシャル島状部の酸化分離
によって得ることの可能な最小間隔とすることの利益を
喪失している。

高周波数ＡＣ信号ノイズを減少させるか又は除去する別
の従来方法は、アナログ回路内に組み込まれるフィルタ
を使用してスイッチングノイズをフィルタ即ち除去する
ことである。フリップフロップデジタル回路は、例えば
、数百メガヘルツの範囲内のスイッチング周波数を有す
ることが可能であり、且つ３００ｐｓ以下のライズタイ
ム即ち上昇時間を有することが可能である。広帯域出力
アナログ回路の場合、スイッチング速度ノイズは、広帯
域アナログ回路出力の帯域幅内のものかも知れない。該
帯域幅は、保存されねばならず，且つこの様なフィルタ
動作は、従って、適用不能であるか又は不適切である。

且−煎 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し１回路要素の間隔を最
小とすると共に、同一基板の複数個の回路又は複数個の
回路セクションの間の高周波数スイッチングノイズ乃至
はＡＣ信号のフィードスルー結合を回避するか又は減少
させることを可能とした新規なバイポーラ集積回路ダイ
レイアウト及び構成を提供することを目的とする。本発
明の別の目的とするところは１例えば、アナログ回路内
におけるフィルタの必要性を減少させる一方集積回路デ
ジタル・アナログ変換器における如くデジタル回路とア
ナログ回路の間のＡＣスイッチングノイズのフィードス
ルー結合を最小とするか又は回避することを可能とした
新規なバイポーラ集積回路レイアウト及び製造技術を提
供することである。本発明の更に別の目的とするところ
は、同一の基板上の高速スイッチングデジタル回路要素
と広帯域アナログ回路要素との間の高周波数ノイズのフ
ィードスルー結合を減少させる新規な集積回路ダイレイ
アウト及び構成を提供することである。

碧−」又 上述した如き目的を達成する為に、本発明は、半導体物
質の同一の基板上に複数個の回路を持った集積回路ダイ
をレイアウトし且つ製造する改良した方法を提供してい
る。本発明の新規な方法におけるステップは，複数個の
回路の回路要素を、ダイの少なくとも第１及び第２回路
区域又はセクションに夫々グループ化即ち群分けし、且
つ堀乃至は分離用境界ラインによって前記ダイの前記第
１及び第２回路セクションを分離し且つ離隔させるステ
ップを有している。該分離用境界ラインは、所定の幅及
び深さを持った堀乃至は長尺の三次元領域であり、且つ
回路区域乃至はセクション間に基板半導体物質を有して
いる。更に，前記ダイの該回路区域又はセクション間の
比較的高い抵抗性基板分離用の分離用境界ラインの基板
半導体物質内に埋込コレクタ層又はチャンネルストップ
領域無しで該ダイを製造するステップを有している。

該分離用境界ラインは、従って、埋込層又はチャンネル
ストップ領域よりも比較的−層高い固有抵抗の半導体物
質から構成されており、その際に夫々の回路セクション
の回路要素間のＡＣ信号のフィードスルー結合を減少さ
せる。換言すると、該分離用境界ラインは、該分離用境
界ラインの固有抵抗を低下させるような埋込コレクタ層
又はチャンネルストップ領域が存在しないことに特徴付
けられる高固有抵抗基板半導体物質から構成されている
。

本発明によれば、回路区域又はセクションを分離させ且
つ離隔させることは、集積回路ダイの製造期間中に分離
用境界ライン幅におけるチャンネルストップ領域注入を
排除する為のチャンネルストップマスク上の回路セクシ
ョン間にマスクラインを形成することによって達成され
る。同様に、本集積回路チップの製造における初期のス
テップ即ち段階における期間中に該分離用境界ライン幅
内における埋込コレクタ層注入を排除する為の埋込コレ
クタ層マスク上の夫々の回路セクション間にマスクライ
ンが形成される。

典型的に、該マスクライン幅は、集積回路ダイレイアウ
トにおいて約１−２ミルの範囲内の分離用境界ライン幅
を形成する為に約１乃至３ミルの範囲内である。この様
な寸法は、例えば、８ビツトＤＡＣの場合に有用である
。該境界ライン幅は、典型的に、該ダイ幅の約０．５％
乃至１．５％の範囲又は約１％のオーダである。境界ラ
インの深さは、例えば、少なくとも１ミクロン（μｍ）
の距離基板内に延在するものである。夫々の回路セクシ
ョンに対して別個の基板コンタクトリードを結合させる
為に、夫々の回路セクションにの各々に対して別個の基
板コンタクトが設けられている。

従って、その結果得られる集積回路ダイは、堀乃至は分
離用境界ラインによって互いに分離され且つ離隔されて
同一の基板上の該ダイの複数個の回路区域乃至はセクシ
ョンから構成されている。

該分離用境界ラインは、境界ラインを形成する基板半導
体物質内に埋込コレクタ層又はチャンネルストップ領域
無しで形成されている。該分離用境界ラインは、大略、
製造マスクによって埋込コレクタ層及びチャンネルスト
ップ領域が排除されている個所の基板の上側に存在する
堀の体積内に形成されているフィールド酸化層を包含し
ている。

該フィールド酸化物は、該境界ラインの限界内において
基板と接続する。

本発明の特徴の１つは、回路セクションを分離する境界
ラインの基板半導体物質の固有抵抗が、そうでなければ
容量的に結合されたＡＣ信号ノイズのフィードスルー用
の比較的低抵抗経路を与えることになる夫々の回路セク
ション内におけるチャンネルストップ領域の固有抵抗よ
りも少なくとも約１０倍又は１桁オーダの大きいという
ことである。この分離用境界ラインにおける固有抵抗の
増加は１回路セクションの抵抗性基板分離を与える。

分離用境界ライン幅内の基板半導体物質のシート乃至は
横方向表面固有抵抗の、夫々の回路区域又はセクション
内のチャンネルストップ領域のシート固有抵抗に対する
比は、好適には、ｉｏｏ。

／１００乃至６０００／６０又はそれ以上の範囲内であ
る。これらの分子及び分母における数字の各々は、Ω／
□の単位で表現されるシート固有抵抗の値を表している
。従って、好適な固有抵抗の増加は、１０乃至１００倍
、又は１桁乃至２桁のオーダ又はそれ以上大きい範囲内
のものである。

この基板のフィードスルー結合経路の抵抗における増加
は、パッケージリードの誘導性インピーダンスを介して
の高周波数基板電流の帰還が有利となる様に、ＡＣ信号
のフィードスルー結合及び高周波数スイッチングノイズ
を減少させる。

製造中のマスキング及び注入ステップのシーケンスにお
いて１本発明は、夫々の製造マスク上にマスクラインを
使用して１分離用境界ライン幅の区域内に埋込コレクタ
層又は副コレクタ層及びチャンネルストップ領域がイオ
ン注入されることを排除している。これらの位置におけ
る分離酸化物は、該分離酸化物が、通常、埋込コレクタ
層及びチャンネルストップ領域が形成されない個所に形
成されるので、該基板上に形成される。本発明のその他
の特徴及び利点は、以下の説明から更に明確とされる。

災許五 以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。

従来技術のＤＡＣ４１積回路ダイの一部の等価部分概略
回路図を第１図に示しである。等価回路１０は、接地し
た基板接地面１６を有する同一の共通基板１．５上にデ
ジタル回路１２とアナログ回路１４とを有するダイの一
部を示している。デジタル回路１２は、コレクタシンク
領域及び下側の埋込コレクタ層又は副コレクタ層から基
板１５へ容量的に結合されたコレクタ１８を持ったＮＰ
Ｎデジタルスイッチングトランジスタ等のデジタルトラ
ンジスタ装置Ｑ１を有している。この基板への容量結合
は、コンデンサＣＣ３Ｉで表されている。

オペアンプ等のアナログ回路１４は、夫々コレクタ２０
及び２２を持ったＮＰＮトランジスタ等のアナログトラ
ンジスタ装置乃至はトランジスタ回路要素Ｑ２及びＱ３
を有している。これらのコレクタは、同様に、コレクタ
シンク領域及び埋込コレクタ層から基板１５へ容量的に
結合されている。

該基板へ容量結合は、夫々、コンデンサＣＣ５２及びＣ
Ｃ３３によって表されている。

共通の低インピーダンス接地面１６が設けられており、
基板コンタクト及び接地リードＬＰＩＮ１及びＬＰＩＮ
２は、夫々の回路１２及び１４に隣接する基板を接地結
合部１６へ結合させている。

集積回路パッケージの接地リード及びリードピンは、夫
々、コイル２４及び２６によって表される有限有意性の
インダクタンス及び誘導性リアクタンスを表す。直流及
び低周波数ノイズは、接地リード及びリードピンＬＰＩ
ＮＩ及びＬＰＩＮ２を介して接地１６への経路を見出す
かもしれないが。

コイル２４及び２６によって表されるリードインダクタ
ンスは、デジタルトランジスタＱ１からの高速スイッチ
ングノイズを包含する高周波数ＡＣ信号ノイズに対する
実質的なインピーダンスを表す。パッケージリードＬＰ
ＩＮＩ及びＬＰＩＮ２のインピーダンスは、■＋で示し
た正電源端子へ結合されている電源デカップリングコン
デンサ２８を介しての高周波数基板電流ノイズの適切な
帰還を防止する。正電源リードは、また、コイル３０及
び３２によって表される有限の誘導性インピーダンスを
与える。

従来のレイアウト及び配列の結果１例えばＰ＋シリコン
から構成される比較的低固有抵抗且つ比較的高導電性の
チャンネルストップ領域を包含する場合が成る基板経路
１５は、回路間の高周波数スイッチングノイズ等のＡＣ
信号ノイズ用の比較的低抵抗の経路を提供する。例えば
、容量性カップリングＣＣ８Ｌによるデジタル回路鳴板
ノード３４へ結合される高周波数スイッチングノイズは
、基板電流を派生させ、その電流は、容量性カップリン
グＣＣ３２及びＣＣ３３を介してアナログトランジスタ
Ｑ２及びＱ３へ容量的に結合されているアナログ回路基
板ノード３６を介して高感度のアナログ回路ノード３５
へ比較的低抵抗基板経路１５を介して好適なルートに従
って流れる。

この高周波数ノイズの問題のあるフィードスルーカップ
リング即ち通り抜は結合を回避する為に、本発明は、第
２図の等価部分概略回路図に示した如き複数回路集積回
路ダイレイアウト及び構成を提供している。第２図の概
略回路図において、同様の回路要素及び部品は、第１図
に示した参照符号と同一の参照符号で示しである。第２
図に示した本発明に基づく等価概略回路図において、第
１図の回路図と異なる点は、基板経路１５は、接地リー
ド及び接地ピン経路ＬＰＩＮｌ及びＬＰＩＮ２と比較し
て、最早比軟的低抵抗基板経路ではないということであ
る。本発明によれば、比較的高い抵抗の基板経路４２が
、一方においては、デジタル回路１２のデジタル回路要
素間において、また他方においては、アナログ回路１４
のアナログ回路要素間において、配設され構成されてい
る。

このことは、夫々の回路間に比較的高抵抗の基板半導体
物質及びフィールド酸化物が存在することを確保するこ
とによって、以下詳細に説明する如くに達成される。

第３図に示した本発明に基づく集積回路ダイ４５の平面
図における如く、アナログ回路要素から構成されるアナ
ログ回路及びデジタル回路要素から構成されるデジル回
路等の複数個の回路の高抵抗基板分離が以下の如くに行
われる。集積回路のレイアウト及び集積回路製造マスク
の準備期間中、アナログトランジスタ装置等を包含する
アナログ回路要素をグループ化即ち群別し、且つ該ダイ
の別個のアナログ回路領域、区域乃至はセクション４６
へ差別化させる。従って、該アナログ回路要素は、隣接
し且つ差別化されグループ化（群別化）されたアナログ
回路セクション４６を形成する。

デジタルトランジスタ装置を包含するデジタル回路要素
も同様にグループ化し且つ第２のデジタル回路領域、区
域乃至はセクション４８へ分離させる。従って、該デジ
タル回路要素は、隣接し差別化され乃至はグループ化さ
れたデジモ回路セクションン４８を一形成する。

アナログ及びデジタル回路セクション４６及び４８は、
堀、分離リング乃至は分離用境界ライン５０により離隔
され且つ分離されている。分離用境界ライン５０は、典
型的に、例えば、８ビットＤＡＣ集積回路ダイ又はチッ
プの場合に、１乃至２ミルの幅を有することが可能であ
り、且つ例えば少なくとも１ミクロンの距離基板物質６
０内に又はそれを貫通して延在する深さを有することが
可能である。分離用境界ライン５０は、ダイの表面上に
おける二次元区域を表し、その中においては、埋込コレ
クタ層注入又は副コレクタ層注入、及びチャンネルスト
ップ領域注入はウェハ製造期間中排除されている。それ
は、また、高抵抗基板物質６０及び絶縁性分離酸化物７
２から構成されるダイ内の三次元領域をも表している。

この分前用境界ラインの形成は、例えば、夫々の回路要
素を分離し、差別化し且つグループ化した後に、チャン
ネルストップマスク及び埋込コレクタ層マスクを包含す
るウェハ製造マスク上に適宜のマスクラインを配置させ
ることによって達成することが可能である。尚、本明細
書においては、「マスクライン」という用語は、マスク
上の特定した幅の長尺の二次元区域を示すものとして使
用されている。ダイスはダイ製品上、又はダイ自身内に
おいて、「分離用境界ライン」又は「堀」は、別々の回
路セクシ目ンを抵抗分離する幅及び深さを持った長尺の
三次元領域を示している。

集積回路ウェハダイの製造において、埋込コレクタ注入
は、適宜のマスクラインによって分離リング５０から排
除されている。埋込層が存在しない個所において通常全
て行われる爾後のチャンネルストップ領域イオン注入は
、同様に、更に適宜配置されるマスクラインによって、
分離用境界ライン５ｏから排除される。次いで、埋込層
及びチャンネルストップ領域が存在しない個所において
はどこでもフィールド酸化物乃至は分離酸化物を熱成長
させる。従って、分離用境界ライン５０の幅及び深さは
、大略、元の低固有抵抗半導体物質を有する下側に存在
する基板と上側に存在するフィールド酸化物とから構成
される。

第３図に示した如き典型的な８ビットＤＡＣ集積回路ダ
イは、約１３３ミル幅と１１３ミル高さのダイ寸法を持
っている。従って、約１乃至２ミルの範囲内の堀の幅は
、ダイの側部寸法の約１％を表している。全体的なダイ
寸法、又は差別化したレイアウト及び分離用境界ライン
幅から得られるダイ寸法における増加があっても、それ
は殆ど影響がないことが判明した。分離用境界ライン５
０の外側において、差別化した複数個の回路の夫々の回
路要素のレイアウト内に最小の間隔を組み込むことが可
能である。基板内の分離用境界ライン又は堀の深さは、
少なくともチャンネルストップ領域の深さであり、例え
ば、後にイオン注入されることのない元の高固有抵抗基
板物質内へ少なくとも１ミクロン延在する。

各分離され且つ差別化された回路セクションには、それ
自身の基板コンタクトが設けられている。

例えば、アナログ回路セクション基板コンタクト５２が
アナログ回路セクション４６内に設けられており、一方
デジタル回路セクション基板コンタクト５４がデジタル
回路セクション４８内に設けられている。従って、供給
電圧等を印加させる為に、別々のパッケージリード及び
ピンを夫々の回路セクションへ設けることが可能である
。

分離用境界ライン５０を横断しての第３図の集積回路ダ
イ４５の一部を介しての詳細な部分側部断面を第４図に
示しである。複数回路集積回路構成体は、通常、高固有
抵抗Ｐ−半導体物質の基板６０上に製造される。尚、「
−」の記号はＰ型不純物濃度が低レベルであることを表
し、従って該基板物質の固有抵抗が比較的高いことを表
す。第４図の実施例において、アナログ回路要素、即ち
ＮＰＮアナログトランジスリス２は、アナログセクショ
ン４６へ差別化され且つグループ化されたアナログ回路
１４の一部であり、該断面図の左側に示しである。デジ
タル回路要素、即ちデジタルセクション４８に差別化さ
れグループ化されたデジタル回路１２の一部であるデジ
タルトランジスタＱ１、は第２図における断面図の右側
に示しである。アナログ回路セクション４６及びデジタ
ル回路セクション４８は、以下に詳述する如き堀乃至は
分離用境界ライン５ｏによって分離されている。

集積回路ダイの製造にあたり１例えば米国特許筒４，４
９８，２２７号（発明者Ｈｏｗｅｌｌ　ｅｔ　ａｌ、）
及び上述した米国特許出願筒９４０．５７３号（発明者
Ｄｅｓｂｉｅｎｓ　ａｔ　ａｌ、）に記載される如き適
宜のマスキング及びイオン注入ステップを介して、Ｎ＋
埋込コレクタ層６２及び６４をイオン注入させる。グル
ープ化され且つ差別化されたアナログ回路セクション４
６及びデジタル回路セクション４８は例えば１乃至３ミ
ル幅の範囲で適宜のマスクラインによってマスク上で分
離され、且つ該マスクラインの複合体は究極的に上述し
た如き分離用境界ライン５０を形成する。埋込コレクタ
層６２は、アナログトランジスタＱ２と関連し、一方埋
込コレクタ層６４はデジタルトランジスタ装置Ｑ１と関
連する。

アナログ回路セクション４６及びデジタル回路セクショ
ン４８と夫々関連するＰ十チャンネルストップ領域６５
及び６６は、例えば上述した文献に記載される如きチャ
ンネルストップマスキング及び注入ステップに従って基
板６０内に注入される。チャンネルストップ注入は、１
乃至３ミル幅の範囲の分離用マスクラインをチャンネル
ストップ領域マスク上に位置させて、差別化したアナロ
グ及びデジモル回路セクション内において実施し、従っ
て該複合マスクラインは堀乃至は分離、用境界ライン５
ｏを形成する。従って、例えば、結果的にダイ乃至はダ
イ製品上に１乃至２ミルの範囲の幅を有する分離用境界
ライン５０が、分離用境界ライン５０の区域乃至は幅及
び深さ内において埋込コ、レクタ層及びチャンネルスト
ップ領域を排除することによって、初期的に確立される
。それは。

分層用境界ライン５ｏの幅及び深さに渡って高固有抵抗
Ｐ−基板物質を保存することによって初期的に確立され
る。

注入した基板上にエピタキシャル層を成長させ、且つ該
エピタキシャル層を分離用酸化領域によって分離された
電気的に分離されたエピタキシャル島状部へ細分化する
。分離酸化物７２も境界ライン５ｏの幅内に形成する。

上述した如き文献に記載される如き全て公知の一連のマ
スキング及び注入ステップによって、該エピタキシャル
島状部内に、トランジスタ、ダイオード及び抵抗等の能
動及び受動集積回路構成体乃至は回路要素を形成する。

第４図の実施例においては、アナログトランジスタＱ２
及びデジタルトランジスタＱ１の各々は、夫々Ｃ，Ｂ、
Ｅで表される注入したコレクタ、ベース、エミンタ要素
乃至は領域を有している。

該エピタキシャル島状部を形成する残りの元のエピタキ
シャルシリコンはＥＰＩとして示しである。

本発明によれば、別々の基板コンタクト６８及び７０が
夫々チャンネルストップ領域６５及び６６へ延在して設
けられており、夫々のアナログ回路セクション４６及び
デジタル回路セクション４８に対しての別々の基板コン
タクト及び別々の基板コンタクトリードＬＰＩＮ２及び
ＬＰＩＮＩを与えている。標準的な製造方法によれば、
エピタキシャル島状部を分離する分離酸化物７２は、堀
部分乃至は分離用境界ライン５０上を延在する。

製造プロセスの間、分離用境界ライン５０は比較的高抵
抗に保存される。堀、分離リング乃至は分離用境界ライ
ン５ｏは、イオン注入されるか又は拡散された領域や構
成や層等がない、下側に存在する高固有抵抗Ｐ−基板シ
リコン半導体物質と上側に存在する絶縁性フィールド酸
化物７２とから構成されている。開始時のＰ−シリコン
基板物質６０は、大略、約８乃至１５Ω・ｃｍの範囲内
の体積固有抵抗を持っており、それは、例えば、３００
０乃至６０００Ω／□の範囲内のシート固有抵抗乃至は
横方向表面固有抵抗として表現することが可能である。

例えば、１０Ω・ＣＩの典型的な体積固有抵抗は、約４
０００Ω／□と等価である。

実際のシート固有抵抗乃至は横方向表面固有抵抗は、実
際に、堀乃至は分離用境界ライン内の基板物質に対して
１０００乃至６０００Ω／□の範囲内とすることが可能
である。一方、Ｐ＋シリコンチャンネルストップ領域の
シート固有抵抗乃至は横方向表面固有抵抗は、例えば、
６０乃至１ｏＯΩ／□の範囲内とすることが可能である
。従って、本発明によれば、分離用境界ライン基板物質
の固有抵抗の、チャンネルストップ領域物質の固有抵抗
に対する比は、１０００／１００乃至６０００／６０の
範囲内である。尚、これらの比の数字はΩ／□の単位で
表したものである。従って、本発明は、グループ化乃至
は差別化した複数個の回路セクション、即ち本実施例に
おいてはアナログ回路セクション４６とデジタル回路セ
クション４８との間の抵抗性分離を、従来の集積回路ダ
イレイアウト及び製造の場合よりも１ｏ乃至１００倍、
即ち１桁乃至は２桁の大きなオーダへ増加させている。

本発明に基づくレイアウト配置及び製造技術によって、
クロストーク、ＡＣ信号ノイズのフィードスルー結合、
又は高周波数スイッチングノイズが、例えば、デジタル
回路とアナログ回路との間の従来のピーク間フィードス
ルー結合ノイズが８乃至１０ｍＶ程度であったものがら
最低で１乃至２　ｍ　Ｖ程度へ減少されている。本発明
に基づく抵抗性基板分離技術により、ノイズのフィード
スルー結合は、典型的な広いアナログ帯域を持った従来
の複数回路集積回路ダイの場合の２倍乃至４倍減少され
ている。分離用境界ライン５ｏを横断しての基板経路に
よって提供される基板電流に対する比較的高い抵抗の為
に、基板リードＬＰ　Ｉ　Ｎ２及びＬＰＩＮＩによって
提供され且つコイル２６及び２４によって夫々表される
誘導性リアクタンス又は誘導性インピーダンスは、２倍
乃至４倍程度減少される。

本発明に基づく集積回路ダイレイアウト及び製造技術は
、単一の基板、ダイ、又はダイ製品等の上に複数個の回
路を具備する全ての複数回路バイポーラ集積回路に対し
て適用することが可能である。本発明に基づき複・数個
の回路を分離する分離用境界ラインは、各端部において
基板、ダイ、又はダイ製品の端部迄延在乃至走行する。

ダイ又はダイ製品の場合１分離用境界ラインは、各端部
において、この様なダイをウェハ上の他のダイから区画
し分割する１本又はそれ以上のスクライブラインへ走行
する。爾後の注入が行われることのない分離用境界ライ
ンの深さは、下側に存在する高抵抗基板物質内へ所定の
距離にわたって又はそれを貫通して延在している。

以上１本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は同一の基板上にデジタル回路とアナログ回路を
有する従来のＤＡＣ集積回路ダイの一部の概略部分的等
価回路図、第２図は本発明に基づくデジタル回路セクシ
ョンとアナログ回路セクションを示したＤＡＣ集積回路
ダイの一部の概略部分的等価回路図、第３図はアナログ
回路要素を有するアナログ回路セクションをデジタル回
路要素を有するデジタル回路セクションから分離してお
り且つ堀乃至は分離用境界ライン間隔を示した本発明に
基づ＜ＤＡＣ集積回路ダイの概略平面図、第４図は該分
離用境界ラインの近傍におけるＤ　ＡＣ集積回路ダイの
一部を介しての概略部分的側部断面図、 である。 １０　： １２　： １４　： １５　： １６　： ４２　： ４５　： ４６　： ４８　： ５０　： ６０　ニ ア２　： （符号の説明） 等価回路 デジタル回路 アナログ回路 基板 基板接地面 比較的高抵抗基板経路 集積回路ダイ アナログ回路セクション デジタル回路セクション 分離用境界ライン 基板物質 絶縁性分離酸化物

Claims (1)

1. 【特許請求の範囲】 １、比較的高い固有抵抗の半導体物質の同一基板上に複
   数個の回路を持った集積回路ダイにおいて、前記複数個
   の回路の各々は、夫々、前記基板への容量結合を具備す
   る埋込コレクタ層を持ったトランジスタ回路要素を包含
   する複数個の回路要素を有しており、前記トランジスタ
   回路要素はそれらの間のＤＣ分離用の寄生ＭＯＳＦＥＴ
   効果を抑圧する為にトランジスタ回路要素間の分離酸化
   物領域下側に比較的低固有抵抗の半導体物質のチャンネ
   ルストップ領域を具備する分離酸化物領域によって分離
   されており、前記複数個の回路の間のＡＣ分離の為に、
   前記複数個の回路の前記回路要素は前記ダイの少なくと
   も第１及び第２回路セクションへ夫々グループ化されて
   おり、前記ダイの前記第１及び第２回路セクションは所
   定の幅及び深さを持った長尺三次元領域乃至は堀を形成
   し且つ前記回路セクションの間に比較的高い固有抵抗の
   基板半導体物質を有する分離境界ラインによって互いに
   分離離隔されており、前記分離境界ラインは前記ダイの
   前記回路セクションの比較的高い抵抗性基板分離用の前
   記境界ラインの比較的高い固有抵抗基板半導体物質内に
   埋込コレクタ層又はチャンネルストップ領域無しで形成
   されておりその際に前記夫々の回路セクションの一方の
   トランジスタ回路要素からのＡＣ信号の別の回路セクシ
   ョンのトランジスタ回路要素へのフィードスルー結合を
   減少させることを特徴とする集積回路ダイ。 ２、特許請求の範囲第１項において、前記半導体物質の
   同一の基板上に形成された複数個の回路が、前記分離境
   界ラインによって分離されたデジタル及びアナログ回路
   セクションを有することを特徴とする集積回路ダイ。 ３、特許請求の範囲第２項において、前記半導体物質の
   同一基板上に形成した複数個の回路が、前記分離用境界
   ラインによって分離された、高速スイッチングデジタル
   回路セクションと広帯域アナログ回路セクションとを有
   することを特徴とする集積回路ダイ。 ４、特許請求の範囲第１項において、前記分離用境界ラ
   インの幅は約１乃至２ミルであり且つその深さは少なく
   とも１ミクロンであることを特徴とする集積回路ダイ。 ５、特許請求の範囲第１項において、前記分離用境界ラ
   イン内の前記基板半導体物質のシート又は表面固有抵抗
   の前記夫々の回路セクション内のチャンネルストップ領
   域のシート又は表面固有抵抗に対する比は、シート固有
   抵抗をΩ／□の単位で表すとして、約１０００／１００
   乃至６０００／６０の範囲内であることを特徴とする集
   積回路ダイ。 ６、特許請求の範囲第１項において、前記分離用境界ラ
   イン内の基板半導体物質の固有抵抗は、前記分離用境界
   ラインによって分離され離隔されている夫々の回路セク
   ション内のチャンネルストップ領域の固有抵抗よりも少
   なくとも約１０倍大きいものであることを特徴とする集
   積回路ダイ。 ７、特許請求の範囲第１項において、各回路セクション
   に対しての別個の基板タップリードの為に前記ダイの各
   回路セクションに対して別個の基板タップを有すること
   を特徴とする集積回路ダイ。 ８、比較的高い固有抵抗の半導体物質の同一の基板の上
   に複数個の回路を持った集積回路ダイをレイアウトし且
   つ製造する方法において、前記複数個の回路の各々は前
   記基板への容量結合を具備する埋込コレクタ層を持った
   トランジスタ回路要素を包含する複数個の回路要素を有
   しており、前記トランジスタ回路要素はトランジスタ回
   路要素間のＤＣ分離の為に寄生ＭＯＳＦＥＴ効果を抑圧
   すべくトランジスタ回路要素間の分離酸化物領域下側に
   比較的低い固有抵抗の半導体物質チャンネルストップ領
   域を具備する分離酸化物領域によって分離されており、
   前記複数個の回路の間のＡＣ分離用の方法が、前記複数
   個の回路の回路要素を前記ダイの少なくとも第１及び第
   ２回路区域乃至はセクションに夫々グループ化させ、所
   定の幅及び深さを持った長尺三次元領域又は堀を形成し
   且つ前記回路区域乃至はセクションの間に比較的高い固
   有抵抗の基板半導体物質を有する堀乃至は分離用境界ラ
   インによって前記ダイの前記第１及び第２回路セクショ
   ンを互いに分離且つ離隔させ、前記分離用境界ラインに
   よって分離された前記ダイの回路セクション間の比較的
   高い抵抗性基板分離の為の比較的高い固有抵抗の基板半
   導体物質内に埋込コレクタ層又はチャンネルストップ領
   域無しで前記ダイを製造する、上記各ステップを有する
   ことを特徴とする方法。 ９、特許請求の範囲第８項において、前記回路セクショ
   ンを分離し且つ離隔させるステップが、前記集積回路ダ
   イの製造中に前記分離用境界ラインにおいてチャンネル
   ストップ領域注入を排除する為にチャンネルストップマ
   スク上の前記回路セクション間にマスクラインを形成す
   ることを特徴とする方法。 １０、特許請求の範囲第９項において、前記回路セクシ
   ョンを分離し且つ離隔させるステップにおいて、前記集
   積回路ダイの製造中に前記分離用境界ラインにおいて埋
   込コレクタ層注入を排除する為に埋込コレクタ層マスク
   上に前記夫々の回路セクション間にマスクラインを形成
   することを特徴とする方法。 １１、特許請求の範囲第９項において、前記マスクライ
   ン幅は約１乃至３ミルの範囲内であることを特徴とする
   方法。 １２、特許請求の範囲第８項において、前記ダイを製造
   するステップが、前記夫々の回路セクションへ別個の基
   板コンタクトリードを結合させる為に前記夫々の回路セ
   クションの各々に対して別個の基板コンタクトを形成す
   ることを特徴とする方法。 １３、特許請求の範囲第８項において、前記埋込コレク
   タ層又はチャンネルストップ領域無しで前記集積回路ダ
   イを製造するステップが、前記分離用境界ラインによっ
   て分離され且つ離隔されている夫々の回路セクション内
   におけるチャンネルストップ領域の固有抵抗よりも、少
   なくとも１０倍大きな固有抵抗を持った基板半導体物質
   の分離用境界ラインを提供することを特徴とする方法。 １４、特許請求の範囲第１３項において、シート固有抵
   抗をΩ／□の単位で表すとして、前記分離用境界ライン
   基板半導体物質のシート乃至は表面固有抵抗の前記チャ
   ンネルストップ領域のものに対する比は約１０００／１
   ０乃至６０００／６０の範囲内であることを特徴とする
   方法。 １５、特許請求の範囲第８項において、前記複数個の回
   路は、前記分離用境界ラインによって分離されたアナロ
   グ及びデジタル回路セクションを有することを特徴とす
   る方法。 １６、特許請求の範囲第１５項において、前記デジタル
   回路セクションは、高速スイッチングデジタル回路セク
   ションを有しており、且つ前記アナログ回路セクション
   は、前記分離用境界ラインによって分離された広帯域ア
   ナログ回路セクションを有していることを特徴とする方
   法。