JPH0347593B2 - - Google Patents

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JPH0347593B2
JPH0347593B2 JP58115292A JP11529283A JPH0347593B2 JP H0347593 B2 JPH0347593 B2 JP H0347593B2 JP 58115292 A JP58115292 A JP 58115292A JP 11529283 A JP11529283 A JP 11529283A JP H0347593 B2 JPH0347593 B2 JP H0347593B2
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JP
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region
layer
diode
semiconductor device
dopant
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Josefu Uirudei Eritsuku
Suchuaato Adoraa Mitsusheru
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General Electric Co
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General Electric Co
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Publication of JPH0347593B2 publication Critical patent/JPH0347593B2/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
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    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
    • H—ELECTRICITY
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    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/30—Isolation regions comprising PN junctions

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  • Bipolar Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Description

【発明の詳細な説明】 発明の背景 この発明は電流阻止状態にある間、高い逆電圧
を支えることが出来る半導体装置、更に具体的に
云えば、寄生電流を減少する為の著しくドープし
た埋設層を持つこの様な装置に関する。
従来の典型的な高圧Ｐ−Ｎダイオードが、プロ
シーテイングス・オブ・ザ・1979IEEEインター
ナシヨナル・エレクトロン・デバイス・ミーテイ
ング、第238頁乃至第241頁所載のJ.A.アペルス及
びH.M.J.ヴイースの論文「高圧薄層装置
（RESURF装置）」に記載されている。この論文
に記載された高圧Ｐ−Ｎダイオードは、「P-」形
即ち軽度にドープしたＰ形基板を持ち、この基板
の頂部に薄いN-形のエピタキシヤル層がある。
「P+」形、又は著しくドープしたＰ形の隔離領域
がN-形エピタキシヤル層の周縁を取囲んでいて、
P-形基板に一体に接続されている。P+形隔離領
域及びP-形基板が一緒になつて、Ｐ−Ｎダイオ
ードのＰ形陽極部分を構成する。N+領域がエピ
タキシヤル層の上面の中心に入り込む。N+領域
がN-エピタキシヤル層と共に、Ｐ−Ｎダイオー
ドのＮ形陰極部分を構成する。
従来のＰ−Ｎダイオードについて上に述べた構
成では、欠陥がある。第１に、この様な複数個の
Ｐ−Ｎダイオードを、各ダイオードを独立にバイ
アスすることが出来るという有利な特性を持つ半
導体材料の１個のウエーハに集積化することが出
来ない。これは各々のダイオードのＰ形陽極部分
が同じ電位、即ち各々のＰ−Ｎダイオードの夫々
の陽極部分と共通の領域を構成するP-基板の電
位を基準としなければならないからである。２番
目の欠陥は、従来のＰ−Ｎダイオードについて上
に述べた構成は、半導体材料の同じウエーハに、
この様なＰ−Ｎダイオードと共に、論理装置又は
アナログ半導体装置を集積化することが出来ない
ことである。これは、論理装置又はアナログ装置
とＰ−Ｎダイオードの両方に共通になるP-基板
が、論理又はアナログ装置の適正な動作が出来る
様にする為に、ウエーハの一番負の電位を基準と
する必要がある為である。然し、Ｐ−Ｎダイオー
ドの適正な動作には、そのN-陰極部分が、P-基
板を含むそのＰ形陽極部分より、一層低い電位
（即ち、ダイオードの固有の電圧に等しい分だけ）
にあることを必要とするので、両者の条件が合わ
ない。
上に述べた欠陥は、Ｐ−ＮダイオードのＰ形陽
極部分をN-エピタキシヤル層の上面からこの層
の中に途中まで入り込んで、ダイオードのN+陰
極部分を取囲む別個のP+領域として構成するこ
とによつて克服することが出来る。然し、Ｐ−Ｎ
ダイオードに別個のP+陽極部分を含めると、ダ
イオードに望ましくない寄生電流が生ずる。
この様な１つの寄生電流が、Ｐ−Ｎダイオード
が電流導通状態にある時、別個のP+陽極部分と
P-基板の間に流れる。典型的には、この電流は
他の場合に達成されるＰ−Ｎダイオード電流の大
部分で構成され、ダイオードの別個のP+陽極部
分、N-エピタキシヤル層及びP-基板で構成され
た寄生Ｐ−Ｎ−Ｐトランジスタの電流を構成す
る。別の寄生電流が、Ｐ−Ｎダイオードが電流阻
止状態にあつて、ダイオードのN+陰極部分に高
い電圧が存在する場合、別個のP+陽極部分とP-
基板の間に流れる。この場合、N-エピタキシヤ
ル層に誘起される空乏領域が、P+陽極部分及び
P-基板を一緒に接続する。この時、典型的にそ
うなる様に、P+陽極部分がP-基板より十分高い
電位にバイアスされた時、これらの領域の間に寄
生電流が流れ、この為空乏領域の電位はP+陽極
部分からP-基板へ単調に低下する。この状態は
空乏層のパンチスルーと呼ばれている。上に述べ
た寄生電流がＰ−Ｎダイオードの電流密度を小さ
くし、その熱損失を大きくする。
前述の寄生電流は、Ｐ−Ｎダイオードに、P+
陽極部分の下方で、N-エピタキシヤル層とP-基
板の間にあるN+「埋設層」又はN+領域を導入す
ることにより、大幅に減少し又はなくすことが出
来る。寄生Ｐ−Ｎ−Ｐトランジスタに流れる寄生
電流の場合、N+埋設層が寄生Ｐ−Ｎ−Ｐトラン
ジスタの利得を著しく減少させるので、この寄生
電流のレベルは大いに減少する。その間を接続す
る連続的な空乏領域が存在することによつて、
P+陽極部分からP-基板へ流れるもう一方の寄生
電流の場合、典型的には、N+埋設層が、連続的
な空乏領域の形成を妨げることにより、この電流
をなくす。然し、Ｐ−ＮダイオードにN+埋設層
を含めると、高い逆電圧がダイオードの両端に印
加された時（即ち、N+陰極領域がP+陽極部分に
対して高い電圧にバイアスされた時）、このダイ
オードが電流を阻止する能力が破壊される。この
明細書で云う「高い電圧」とは、論理スイツチン
グの用途とは対照的に、電力スイツチングの用途
で使われる半導体装置で典型的にぶつかる様な約
20ボルトを越える電圧を意味する。従つて、前述
の寄生電流の問題を解決し、然も高い逆電圧で電
流を阻止する容量を損わずに保有する様な半導体
装置を提供することが望ましい。
従来の半導体の欠陥について以上説明したこと
は、特にＰ−Ｎダイオードの場合であるが、Ｐ−
ＮダイオードのP+陽極部分に対応するP+ベース
領域内にすつかり入るN+エミツタ領域があるこ
とを別とすれば、前述のＰ−Ｎダイオードと構造
的に同様な高圧Ｎ−Ｐ−Ｎトランジスタでも同じ
である。
発明の概要 従つて、この発明の目的は、半導体材料の共通
のウエーハに、当該半導体装置と共に集積化され
た他の装置に対して無関係にバイアスすることが
出来る様な高圧半導体装置を提供することであ
る。
この発明の別の目的は、半導体材料の共通のウ
エーハ内に当該半導体装置と共に集積化された論
理又はアナログ装置と共に適正に作用し得る高圧
半導体装置を提供することである。
この発明の別の目的は、高い逆電圧で電流を阻
止する能力を保有しながら、寄生電流が問題にな
らないレベルまで減少した高圧半導体装置を提供
することである。
簡単に云うと、この発明の好ましい実施例で
は、半導体装置がP-基板及び該P-基板の頂部に
ある薄いN-エピタキシヤル層を含むＰ−Ｎダイ
オードを構成する。P+隔離領域がN-エピタキシ
ヤル層の周縁を取囲むと共に、P-基板に一体に
接続されている。N+陰極領域がN-エピタキシヤ
ル層の上面からこの層の中心に入り込む。P+陽
極領域がその上面からN-エピタキシヤル層に入
り込み、N+陰極部分を取囲む。P+陽極部分の下
方でP-基板とN-エピタキシヤル層の間にあるN+
埋設層が、N+陰極部分を取囲む。別のP+領域が
その上面からN-エピタキシヤル層に入り込み、
N+陰極部分を取囲むと共に、P+陽極部分によつ
て取囲まれる。導電通路が前記別のP+領域及び
P-基板を短絡する。N+埋設層がＰ−Ｎダイオー
ドの寄生電流を減少し、前記別のP+領域がＰ−
Ｎダイオードが高い逆電圧で電流を阻止すること
が出来る様にする。
この発明の要旨は特許請求の範囲に具体的に且
つ明確に記載してあるが、この発明は以下図面に
ついて説明する所から、更によく理解されよう。
詳細な記載 第１図にはこの発明の好ましい１実施例による
高圧Ｐ−Ｎダイオード１０が示されている。Ｐ−
Ｎダイオード１０は、半導体材料、好ましくはシ
リコンのウエーハ１２の中に埋込まれていて、
P-基板１４及びN-エピタキシヤル層１６を含ん
でおり、図では全体的に円板形に示してあるが、
この他の形にしてもよいことは当業者に明らかで
あろう。ウエーハ１２は他のＰ−Ｎダイオードの
様なこの他の半導体装置を含んでいてよい。Ｐ−
Ｎダイオード１０がこの様な他の全ての装置から
P+隔離領域１８によつて隔離されている。P+隔
離領域１８はＰ−Ｎダイオード１０の周縁を取囲
んでいて、P-基板１４に一体に接続されている。
Ｐ−Ｎダイオード１０が、N-エピタキシヤル
層１６の上面の内側、好ましくは中心から、エピ
タキシヤル層１６に入り込むN+陰極領域２２を
含む。更にＰ−Ｎダイオード１０が、N-エピタ
キシヤル層１６の上面からこの層の中に入り込ん
で、N+陰極領域２２を取囲むP+陽極領域２０を
含む。この発明では、Ｐ−Ｎダイオード１０が
N+埋設層２４及びP+領域２６の両方を含んでい
る。N+埋設層２４は、P+陽極領域２０の下方
で、N-エピタキシヤル層１６及びP-基板１４の
間にあつて、N+陰極領域２２を取囲んでいる。
P+領域２６がN-エピタキシヤル層１６の上面か
らこの層に入り込み、Ｐ−Ｎ接合３４を形成す
る。P+領域２６はN+陰極領域２２を取囲むと共
に、P+陽極領域２０によつて取囲まれている。
P+領域２６は、図示の特定の実施例では、それ
が導体２８を介してP+隔離領域１８に電気的に
短絡されていて、領域１８がP-基板１４に一体
に接続されているので、P-基板１４がどんな電
位にバイアスされていても、この電位にバイアス
される。
Ｐ−Ｎダイオード１０にN+埋設層２４が存在
することにより、それがない場合にはP+陽極領
域２０とP-基板１４の間に流れる寄生電流が大
幅に減少し又はなくなる。（この寄生電流につい
ては前に発明の背景で説明した。）然し、領域１
８，２６がP-基板１４と同じ電位を持つので、
P+陽極領域２０と各々のP+隔離領域１８及びP+
領域２６との間に、望ましくない程の高いレベル
の別の寄生電流が存在し得る。こういう別の寄生
電流を減少する為、領域２０及び２６の間の間隔
Y1及び領域１８及び２０の間の間隔Y2は十分大
きくすべきである。
P+領域２６がＰ−Ｎダイオード１０に設けら
れていない場合、N+埋設層２４が存在すること
によつて、N+陰極領域２２とP+陽極領域２０の
間に高い逆電圧がある時、Ｐ−Ｎダイオード１０
が電流を阻止する能力が破壊される。これは、ダ
イオード１０が電流導通状態にある時にP+陽極
領域２０よりも幾分低い電位にあるN+埋設領域
２４が、ダイオード１０が電流阻止状態に切換え
られた時に高い正の電位にバイアスされるN+陰
極領域２２に対して、層２４の電位がN+陰極領
域２２の電位に上昇するまで、電子を送出すから
である。この為、P+陽極領域２０とN+埋設層２
４との間にあるN-エピタキシヤル層１６の部分
だけしか、Ｐ−Ｎダイオード１０の両端の高い逆
電圧を支え又は「降下」させる為に残らない。
N-エピタキシヤル層は典型的には厚さが100ミク
ロン程度であるから、N-エピタキシヤル層のこ
の部分は必然的に絶縁破壊し、高い逆電圧を支え
ることが出来ない。適当に（例えばP-基板１４
と同じ電位に）バイアスされたP+領域２６が存
在すると、P+領域２６及びN+陰極領域２２の間
にあるN-エピタキシヤル層１６の部分が、N+陰
極領域２２とP+陽極領域２０の間の逆電圧の略
全部を支える。従つて、それがなければN+埋設
層２４を入れたことによつて失われる、高い逆電
圧がある時のＰ−Ｎダイオード２０が電流を阻止
する能力が、適当にバイアスされたP+領域２６
を入れたことによつて、回復される。この現象並
びにこの発明のその他の細部は、Ｐ−Ｎダイオー
ド１０に破線で書込んだ説明用の回路図について
説明すれば、更に理解し易い。
この説明用の回路図で、ダイオード３０は、
P+陽極領域２０と、N-エピタキシヤル層１６及
びN+埋設層２４の組合せとによつて形成される
固有のＰ−Ｎダイオードを表わす。２重ゲート接
合電界効果トランジスタ（JFET）３２は、N+
埋設層２４（JFET３２のソースＳ）、N-エピタ
キシヤル層１６（JFET３２のドレインＤ）、P+
領域２６及びP-基板１４（JFET３２の２重ゲー
ト）によつて形成される固有のJFETを表わす。
JFET３２のドレインＤが固有の直列抵抗３３に
よつてN+陰極領域２２に接続される。この抵抗
の値はN-エピタキシヤル層１６の比抵抗と、N+
陰極領域２２及びP+陽極領域２０の間の電圧と
に関係する。
Ｐ−Ｎダイオード１０が電流導通状態から電流
阻止状態に切換わると（即ち、ダイオード１０が
逆バイアスされると）、N+陰極領域２２の電位
は、典型的には数百ボルトも、P+陽極領域２０
の電位より高い値に上昇する。Ｐ−Ｎダイオード
１０の電流導通状態の間、P+陽極領域２０より
若干低い電位（例えば、Ｐ−Ｎダイオード１０の
固有の電位に略等しい分だけ）バイアスされてい
るN+埋設層２４が、高い電位にあるN+陰極領域
２２に電子を送出す。従つて、N+埋設層２４の
電位は前の値より高い値に上昇するが、この埋設
層からN+陰極領域２０への電子の流れがJFET
３２によつてピンチオフされる様な値までであ
る。
JFET３２のピンチオフが起るのは、N+埋設
層２４（即ちJFET３２のソースＳ）が、P+領域
２６及びP-基板１４（即ちJFET３２のゲート）
の電位より十分高い電位になつて、下記の２つの
状態、即ち、(1)Ｐ−Ｎ接合３４，３６の間にある
N-エピタキシヤル層１６に連続的な空乏領域が
形成される様な程度に、Ｐ−Ｎ接合３４，３６が
逆バイアスされ、(2)この領域の電位がN+埋設層
２４の電位に較べて低くなる状態を達成する時で
ある。N+埋設領域２４から接合３４，３６の間
にある領域までの電位降下が、それがなければ
N+陰極領域２２に流れる様な、埋設層２４から
の電子に対して、電位障壁となる。N+埋設層の
電位が、上に述べた２つの状態がもはや存在しな
くなる様な値まで低下すると、JFET３２はもは
やピンチオフではなくなり、N+埋設層２４から
の電子電流をN+陰極領域２２へ導電させること
が出来る。
Ｐ−Ｎダイオード１０が電流阻止状態から電流
導通状態に切換わると、N+埋設層２４の電位は
強制的にP+陽極領域２０の電位より若干低い値
（即ち、Ｐ−Ｎダイオード３０の固有の電位だけ）
に下げられる。これによつてJFET３２のピンチ
オフに対する前述の状態がなくなり、JFET３２
はN+埋設層２４からの電子をN-陰極領域２２へ
導通させることが出来る。
Ｐ−Ｎダイオード１０が電流導通状態にある時
にJFET３２のピンチオフ状態が確実になくす様
にするのを助ける１つの方法は、P+領域２６を
P-基板１４より高い電位にバイアスすることで
ある。例えば、（導体２８及びP+隔離領域１８を
介して）図示の様にP-基板１４に接続する代り
に、P+領域２６を電圧源（図に示してない）に
接続することが出来る。然し、P+領域２６の電
位は、P-基板１４の電位よりあまり高くすべき
ではない。これは、Ｐ−Ｎダイオード１０が電流
阻止状態にある時、P+領域２６及びN+陰極領域
２２の間にあるN-エピタキシヤル層１６の部分
の電圧降下が、それに対応して小さくなるからで
ある。この代りに、N+埋設層２４と同様な別の
N+埋設領域３８（その境界を破線で示してある）
を設けて、P+領域２６及びP-基板１４の間に連
続的な空乏層が形成されるのを禁止することが出
来る。
Ｐ−Ｎダイオード１０によつて達成される重要
な利点は、ウエーハ１２に製造された論理又はア
ナログ装置と共に、適正に作用し得ることであ
り、これはP-基板１４がウエーハ１２の最も負
の電位と同じ電位であることを必要とする。こう
いうことが可能であるのは、P+陽極領域２０及
びN+陰極領域２２の両方をP-基板１４とは独立
にバイアスすることが出来る為である。Ｐ−Ｎダ
イオード１０によつて達成される別の重要な利点
は、ウエーハ１２に集積化された他の高圧装置に
対して無関係にバイアスすることが出来ることで
ある。Ｐ−Ｎダイオード１０によつて達成される
更に別の重要な利点は、Ｐ−Ｎダイオード１０が
電流阻止状態にある時に生ずるN+埋設層２４の
最高電位が、低い値、例えばP+陽極領域２０の
電位より10乃至50ボルト高い値に制限されゝば、
固有のＰ−Ｎダイオード３０が低電圧ダイオード
を構成することが出来ることである。この範囲の
電圧は、電力スイツチング装置と対照的に、論理
スイツチング装置に利用される典型的な電圧であ
る。低電圧ダイオードは、高電圧ダイオードより
一層高い精度で一層容易に製造することが出来、
従つて、製造されたＰ−Ｎダイオード１０のバツ
チは一層一貫性をもつて同様にすることが出来
る。
第２図にはこの発明の別の好まいし実施例によ
るPNダイオード５０が示されている。Ｐ−Ｎダ
イオード５０は、N+埋設層６４と一体に接触す
るN+シンカ領域５２，５４が設けられているこ
とを別にすると、Ｐ−Ｎダイオード１０（第１
図）と略同じ構成である。N+シンカ領域５２，
５４を設けたことにより、（前に寄生電流の流れ
について第１図に説明した間隔Y1及びY2に対応
する）間隔Y3及びY4を減少し、こうしてＰ−Ｎ
ダイオード１０より更に小さな寸法を持つことの
出来るＰ−Ｎダイオード５０が得られる。N+シ
ンカ領域５２，５４は夫々N-エピタキシヤル層
６２の上面からこの層に入り込み、N+埋設層６
４と一体に接触して終端する。N+シンカ領域５
２がN+陰極領域６６及びP+陽極領域５８の両方
を取囲むと共に、P+隔離領域６０によつて取囲
まれている。N+シンカ領域５４がN+陰極領域６
６並びにP+領域５６を取囲むと共に、P+陽極領
域５８によつて取囲まれている。
第３図には、この発明の更に別の好ましい実施
例によりＮ−Ｐ−Ｎトランジスタ７０が示されて
いる。Ｎ−Ｐ−Ｎトランジスタ７０は、Ｐ−Ｎダ
イオード１０のP+陽極領域２０に対応するP+ベ
ース領域７４にN+エミツタ領域７２が拡散され
ていることを別とすれば、Ｐ−Ｎダイオード１０
（第１図）と略同じ構成である。N+領域８２がコ
レクタ領域として作用する。
Ｎ−Ｐ−Ｎトランジスタ７０は３つの動作状態
をとり得る。(1)電流阻止状態では、固有のJFET
７８が、ダイオード１０が電流阻止状態にある時
のＰ−Ｎダイオード１０（第１図）のJFET３２
のピンチオフ状態と同様にピンチオフになる。(2)
飽和状態では、N+埋設層８０が強制的にN+エミ
ツタ領域７２の電位より約0.1ボルト高くなり、
JFET７８が、ダイオード１０が電流導通状態に
ある時のＰ−Ｎダイオード１０のJFET３２の導
電状態と同じ様に、電子を導通する。(3)作動状態
では、JFET８２が全面的にピンチオフになるこ
とも全面的に導電することもない。
Ｎ−Ｐ−Ｎトランジスタ７０が作動状態にある
時、N+エミツタ７２がN+埋設層８０に電子を注
入し、層８０の正の電位を下げると共に、JFET
７８のピンチオフに必要な２つの状態、即ち、(1)
P+領域１０２とP-基板１０３の間の領域に対す
る電子の流れに対する電位障壁をなくすこと、並
びに(2)この領域の空乏区域の範囲を縮小する。従
つて、JFET７８は導電度が一層高い状態へ自己
バイアスされる。その結果、N+埋設層８０から
N+コレクタ領域８２への電流の流れが増加し、
これがN+エミツタ領域７２からN+埋設層８０へ
の対応した電子流の流れを伴わない場合、N+埋
設層８０の正の電位を高め、この為JFET７８が
ピンチオフする傾向を強める。JFET７８をバイ
アスすることにより、この様な相反する２つの傾
向の結果として、JFET８０がN+エミツタ領域
７２からN+埋設層８０を介してN+コレクタ領域
８２へ連続的な電子電流を導通させる安定な動作
点に達する。
Ｎ−Ｐ−Ｎトランジスタ７０は固有の低電圧Ｎ
−Ｐ−Ｎトランジスタ８４（破線で示す）を持つ
ており、この為、略同一のＮ−Ｐ−Ｎトランジス
タ７０のバツチを容易に製造することが出来る。
Ｎ−Ｐ−Ｎトランジスタ７０を飽和状態で動作
させる場合、Ｐ−Ｎダイオード１０（第１図）
で、その間隔Y1及びY2によつて減少した寄生電
流に対応する寄生電流を減少する為に、間隔Y5
及びY6は十分大きく保つべきである。Ｎ−Ｐ−
Ｎトランジスタ７０に代る好ましい実施例では、
第４図に示すＮ−Ｐ−Ｎトランジスタ１２０が
N+シンカ領域１２２，１２４を含んでいて、（Ｎ
−Ｐ−Ｎトランジスタ７０の間隔Y5及びY6に
夫々対応する）間隔Y7及びY8を減少することが
出来る様にし、この結果一層まとまりのよいＮ−
Ｐ−Ｎトランジスタ１２０が得られる。
こゝに説明した半導体装置を製造する時、N-
エピタキシヤル層の上面からこの層に夫々入り込
む種々の領域の各々は、拡散方法又はイオン注入
方法によつて適当に形成される。同様に、上に述
べたＮ−Ｐ−ＮトランジスタのN+エミツタ領域
は、拡散方法又はイオン注入方法によつて形成す
ることが出来る。N+埋設層は、基板の上に夫々
のN-エピタキシヤル層を成長させる前に、夫々
のP-基板の上面にＮ形の不純物ドープ剤をイオ
ン注入することにより、適当に形成される。Ｐ−
Ｎダイオード１０（第１図）のN+領域３８は、
今述べたN+埋設層と同じ様に適当に形成される。
この発明実施する為に考えられる最善の様式で
は、装置が達成し得る逆電圧を最大にする為に、
こゝに説明した装置のN-エピタキシヤル層のド
ーピング濃度並びに厚さの積は縮小表面電界
（RESURF）技術に従つて選択すべきである。
RESURF技術の詳細は、例えば前掲のJ.A.アペ
ルス及びH.M.J.ヴイースの論文、並びにプロシ
ーデイングス・オブ・ザ・1980IEEEパワー・エ
レクトロニクス・スペシヤリスツ・コンフアレン
ス、第164頁乃至第167頁所載のS.コラツプ、B.シ
ンガー及びE.スタツプの論文「高密度電力用横方
向DMOSトランジスタの設計」に記載されてい
る。
以上、論文及びアナログ装置を含む他の半導体
装置と共に共通の半導体ウエーハに集積化するこ
とが出来、ウエーハ内の各々の装置を独立にバイ
アスすることの出来る高圧半導体装置の種々の実
施例を説明した。更に高圧半導体装置は、目立つ
程のレベルの内部寄生電流を伴わずに、高い逆電
圧で電流を阻止することが出来る。
この発明を特定の実施例について説明したが、
当業者にはいろいろな変更が考えられよう。例え
ば、Ｎ形材料の代りにＰ形材料を使い或いはその
逆の選択をする相補形半導体装置を作ることが出
来る。従つて、特許請求の範囲の記載は、この発
明の範囲内に含まれるこの様な全ての変更を包括
するものと承知されたい。
【図面の簡単な説明】
第１図は半導体ウエーハのくさび形部分の斜視
図であり、この発明のＰ−Ｎダイオードの細部を
示すと共に、説明用の回路図が破線でダイオード
に重ねて記されている。第２図は第１図と同様な
図であつて、この発明の別の実施例のＰ−Ｎダイ
オードの細部を示す。第３図は第１図と同様な図
であつて、この発明のＮ−Ｐ−Ｎトランジスタの
細部を示しており、説明用の回路図が破線でトラ
ンジスタに重ねて記入されている。第４図は第１
図と同様な図であつて、この発明の更に別の実施
例のＮ−Ｐ−Ｎトランジスタの細部を示す。 主な符号の説明、１４：基板、１６：エピタキ
シヤル層、１８：隔離領域、２０：陽極領域、２
２：陰極領域、２４：埋設層、２６：P+領域、
２８：導体。

Claims (1)

  1. 【特許請求の範囲】 １ 一方の種類のドープ剤を持つバルク基板、該
    基板の頂部に配置されていて反対の種類のドープ
    剤をもつ層、前記基板と同じ種類のドープ剤を持
    つていて、該基板に一体に接続されて前記層の周
    縁に接する隔離領域、前記層の上面の内側から前
    記層に入り込む前記反対の種類のドープ剤を持つ
    第１の領域、該第１の領域を取囲んでいて、前記
    層の上面から前記層に入り込む前記一方の種類の
    ドープ剤を持つ第２の領域を持つ形式の半導体装
    置に於て、前記第２の領域の下方で、前記第１の
    領域を取囲む様に、前記層及び基板の間に配置さ
    れた前記反対の種類のドープ剤で著しくドープし
    た第３の領域と、前記層の上面から前記層に入り
    込む前記一方の種類のドープ剤を持つていて、前
    記第１の領域を取囲むと共に前記第２の領域によ
    つて取囲まれている第４の領域と、該第４の領域
    を前記基板の電位に近い電位にバイアスして、半
    導体装置が電流阻止状態にある時、前記第１及び
    第２の領域の間に達成し得る最高電圧を高める手
    段とを有する半導体装置。 ２ 特許請求の範囲１に記載した半導体装置に於
    て、前記層の上面から前記層に入り込んでいて、
    前記第３の領域と一体に接触して終端する前記反
    対の種類のドープ剤を持つ第５の領域を有し、該
    第５の領域は前記第２の領域を取囲むと共に前記
    隔離領域によつて取囲まれている半導体装置。 ３ 特許請求の範囲２に記載した半導体装置に於
    て、前記層の上面から前記層に入り込んでいて、
    前記第３の領域と一体に接触して終端している前
    記反対の種類のドープ剤を持つ第６の領域を有
    し、該第６の領域が前記第４の領域を取囲むと共
    に前記第２の領域によつて取囲まれている半導体
    装置。 ４ 特許請求の範囲１に記載した半導体装置に於
    て、前記層及び基板の間で、前記第４の領域の下
    方で、前記第１の領域を取囲むと共に前記第３の
    領域によつて取囲まれる様に配置された、前記反
    対の種類のドープ剤を持つ別の領域を有する半導
    体装置。 ５ 特許請求の範囲１又は２に記載した半導体装
    置に於て、前記反対の種類のドープ剤を持つ別の
    領域が完全に前記第２の領域内に形成されてい
    て、その上面から前記第２の領域に入り込み、前
    記第１の領域を取囲む半導体装置。 ６ 特許請求の範囲１に記載した半導体装置に於
    て、前記第４の領域をバイアスする手段が、前記
    第４の領域及び隔離領域を互に接続する導体で構
    成される半導体装置。 ７ 特許請求の範囲１に記載した半導体装置に於
    て、前記一方の種類のドープ剤がＰ形であり、反
    対の種類のドープ剤がＮ形である半導体装置。 ８ 特許請求の範囲７に記載した半導体装置に於
    て、半導体装置がシリコン半導体材料で構成され
    ている半導体装置。
JP58115292A 1982-07-01 1983-06-28 半導体装置 Granted JPS5918680A (ja)

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