JPH02146198A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体メモリに関し、特に、検査機能を有する
半導体メモリに間する。

［従来の技術］ 従来の半導体メモリに関し、図面を参照して説明する。

第３図は従来における半導体メモリのメモリセル部周辺
を示した回路図である。メモリセル３００はマルチエミ
ッタを有するトランジスタＱＨＩ、ＱＲＩ、Ｑ）１２．
ＱＲ２のコレクタとベースを相互に交差結合したフリッ
プフロップ構成で、各々にトランジスタのコレクタは抵
抗負荷ＲＦ及びＲＴを介しワード線ＷＴＨに接続されト
ランジスタＱＨＩ側のエミッタは保持線ＷＢＨに、他方
ＱＲＩ側のエミッタはビット線ＤＦに接続され、トラン
ジスタのＱ　Ｈｌ　側のエミッタは保持線ＷＢＨに、他
方ＱＲ２側のエミッタはビット線ＤＴに接続される。メ
モリセルＵ１２．Ｕ２１．Ｕ２２についても同様の構成
てワード線〜ＶＴＨ，ＷＴＬ、保持線ＷＢＨ，ＷＢＬ、
ビット線ＤＦ、ＤＴ、ＤＦ２．ＤＴ２に接続される。ビ
ット線ＤＦには書込用トランジスタＱＷＩのエミッタ及
び読出用トランジスタＱＲＦＩのエミッタが接続され、
ビット線ＤＴには書込用トランジスタＱＷＴ　１のエミ
ッタ及び読出用トランジスタＱＲＴＩのエミッタが接続
される。ビット線ＤＦ２．ＤＴ２に間しても同様に書込
用トランジスタＱＷＦ２．ＱＷＴ２及び読出用トランジ
スタＱＲＦ２．ＱＲＴ２のエミッタが接続される。読出
用トランジスタＱＲＦＩとＱＲＦ２のコレクタは共通に
センス抵抗Ｒ５Ｆに接続され、センスアンプＳＡに入力
され、読出用トランジスタＱＲＴ　１とＱＲＴ２のコレ
クタは共通にセンス抵抗ＲＳＴに接続されセンスアンプ
ＳＡに入力される。書込用トランジスタＱＷＦ１とＱＷ
Ｆ２のベースは共通して書込データ端子ＷＤＦに、トラ
ンジスタＱＷＴＩとＱＷＴ２のベースは共通して書込デ
ータ端子〜ＶＤＴに接続され、読出用トランジスタＱＲ
ＦＩ、ＱＲＦ２．ＱＲＴＩ、ＱＲＴ２のベースは共通し
てトランジスタＱＲＣ１のエミッタフォロア回路のエミ
ッタ出力に接続され、トランジスタＱＲＣ１のベースは
読出制御端子ＲＣＩに接続されている。ビット線ＤＦと
ＤＦ２はトランジスタＱＤＦＩとＱＤＦ２をエミッタ共
通としており、またビット線ＤＴとＤＴ２はトランジス
タＱＤＴＩとＱＤＴ２をエミッタ共通としておりトラン
ジスタＱＤＦ　１とＱＤＴｌのベース入力端子Ｂ１とト
ランジスタＱＤＦ２とＱＤＴ２のベース入力端子のベー
ス入力端子Ｂ２に印加されるビット線選択信号により選
択的に読出電流ｒＤ１．ＩＤ２をビット線を流すことが
できる。ワード線ＷＴＨ，ＷＴＬは各々ワードドライバ
用トランジスタＱＷＤＩ、ＱＷＤ２を介してワード線選
択端子ＷＤＨ，ＷＤＬに接続される。メモリセルトラン
ジスタはフリップフロップ構成となっており一対のマル
チエミッタトランジスタのいずれか一方が導通状態に、
他方が遮断状態にあり、負荷ＲＦ及びＲＴに生ずる電位
効果の差により、安定な状態を保っている。ここでメモ
リセルの動作状態を第４図の電位図を参照して説明する
。説明のためここでトランジスタＱＲＩとＱＲ２からな
るメモリセルを選択とする。このためにはワード線選択
信号ＷＤＨ、ビット線選択信号Ｂｌは高電位に、ワード
線選択信号ＷＤＬ、　　ビット線選択信号Ｂ２は低電位
に設定されている。

ここではトランジスタＱＦ（２，ＱＲ２のマルチエミッ
タを有する側のトランジスタが導通状態にある情報を持
っているとして説明する。

メモリセルが読出状態（４−ａ）にある時、読出制御信
号ＲＣは選択されたメモリセルのトランジスタＱＲ２の
ベース、コレクタの電位ＶＢとＶＣの中間の電位間係に
あり、また書込データＷＤＴ、ＷＤＦ信号入力はメモリ
セルのコレクタ電位ＶＣよりも十分低い電位にあり、こ
の電位間係においてトランジスタＱＲ２は導通し、トラ
ンジスタＱＤＴＩを介し、読出電流ＩＤ２を流している
。

トランジスタＱＲＴ１及びＱＷＴ　１は遮断状態である
。一方トランジスタＱＲＩ及びＱＷＦｌは遮断状態であ
り、読出電流はセンス抵抗ＲＳＦ及びトランジスタＱＲ
ＦＩとＱＤＦ　１を介して流れメモリセルの情報が読出
される。

メモリセルの書込状態（４−ｂ）においては、読出ル制
御信号ＲＣをメモリセルのコレクタ電位ＶＣより充分低
くし、書込データ信号の一方の入力〜ＶＤＴをメモリセ
ルのベース電位ＶＢより高電位に設定することにより、
いままで導通状態であったメモリセルトランジスタＱＲ
２を遮断状態にし、またコレクタ電位及びトランジスタ
ＱＲＩのベース電位ＶＣは他方の書込データ入力ＷＤＦ
より充分高いため、トランジスタＱＲＩが導通となり書
込動作が完了する。

保持状態（４−ｃ）においてはワード線ＷＴ）！電位及
びメモリセルベース、コレクタ電位ＶＢ。

ＶＣが読出制御信号ＲＣ及び書込信号ＷＤＴ、ＷＤＦよ
り低電位にあり、メモリセルトランジスタＱＲＩ、ＱＲ
２は遮断状態にあり、メモリセル情報はトランジスタＱ
Ｈ２を介して流れる電流源ＩＨ１による保持電流により
保たれる。ここで、保持状態でのトランジスタＱＲ２の
コレクタ・ベース間電圧である保持電圧ＶＨは、ＶＨ＝
ＩＨ１（ＲＴ−ＲＦ／ｈＦＥ）てあり、電流増幅率ｈＦ
Ｅが充分大きければＶＨＫＩＨＩＲＴであり、この時ベ
ース節点ＶＢはほぼワード線電位ＷＴＨに等しい状態で
ある。メモリセルの保持電圧ＶＨは、電圧ＶＨが小さい
と情報保持マージンが小さくなりメモリセルが安定動作
しなくなり、またアルファ線ソフトエラーに対してエラ
ー比率が高くもなり、またＶＨが大きすぎると、読出の
アドレスアクセスの遅延及び書込時にセル反転を要する
時間が増大するため書込時間が大きくなるといったＡＣ
特性悪化を生ずるためメモリセル保持電圧ＶＨを適性値
に設定するのが設計上のキーポイントであり、またその
確認ができるメモリが必要である。

［発明が解決しようとする問題点］ 上述した従来の半導体メモリてはメモリセルの保持電圧
ＶＨを外部端子より確認できる手段がなく、各々のトラ
ンジスタや抵抗の特性から保持電圧推定するよりなかっ
た。また半導体製造においては全てのメモリセルを常に
均一な特性に保っているのは困難でありメモリセル特性
にばらつき、あるいは結晶欠陥等による、１個のメモリ
セル特有の特性不良等が発生することもあり、メモリセ
ルの動作不良に直接結びつく。この様な場合全てのセル
１個ずつ検査することが必要であり、通常は動作試験に
より選別を実施し、ある程度不良の除去はできるが、保
持電圧のメモリセル間での大小ばらつきの度合まで確認
はできず選別で品質を上げるには限界があるという欠点
があった。

［発明の従来技術に対する相違点］ 上述した従来のメモリセルに対し本発明は外部端子より
読出制御電位を可変に制御することにより、すべてメモ
リセルの保持電圧ＶＨを確認できるという相違点を有す
る。

［問題点を解決するための手段］ 本発明の要旨は複数のメモリセルと複数のワード線及び
複数のビット線を有する半導体メモリにして、各メモリ
セルは第１．第２のエミッタを有する第１のマルチエミ
ッタトランジスタと第３゜第４のエミッタを有する第２
のマルチエミッタトランジスタとの第１のエミッタと第
３のエミッタとを第１の保持線に接続し、第２のエミッ
タを第１のビット線に、第４のエミッタを第２のビット
線にそれぞれ接続し、第１のトランジスタのコレクタは
第２のトランジスタのベースに第２のトランジスタのコ
レクタは第１のトランジスタのベースに交互に接続し、
第１のトランジスタのコレクタは第１の負荷手段を介し
て第１のワード線に接続され、第２のトランジスタのコ
レクタは第２の負荷手段を介して第１のワード線に接続
され、前記第１．第２のビット線は選択的に電流を流す
ことがてき、第１のビット線は書込用の第３のトランジ
スタのエミッタと読出用の第４のトランジスタのエミッ
タが接続され、第２のビット線には書込用の第５のトラ
ンジスタのエミッタと読出用の第６のトランジスタのエ
ミッタがそれぞれ接続され、第３と第５のトランジスタ
のベースに各々書き込みデータ出力端子が接続され第４
．第５のトランジスタのコレクタは各々読出データ出力
回路の人力に接続され、第４．第５のトランジスタのベ
ースは互いに接続され、読出制御信号をベース人力とす
る第６のトランジスタと保持電圧制御信号をベース入力
とする第７のトランジスタの各々のエミッタを共通に接
続した構成からなる電流スイッチの共通エミッタを前記
第４．第５のトランジスタの共通ベースに接続したこと
である。

［実施例コ 次に本発明の実施例について図面を参照して説明する。

第１図は本発明による半導体メモリの一実施例を構成す
るメモリセルアレイと、読出書込制御回路の一部を示し
た回路図である。各メモリセルＵ１１、Ｕ１２．Ｕ２１
．Ｕ２２は従来例と同様にトランジスタＱＲＩ、ＱＲ２
，ＱＨＩ、ＱＨ２と負荷抵抗ＲＦ、ＲＴとにより構成さ
れ、ワード線１ｖＶＴＨ１保持線ＷＢＨ、ビット線ＤＦ
、ＤＴに各々接続されており保持線ＷＢＨにはメモリセ
ル保持状態ての保持電流が電流源ＩＨＩから供給され、
ビット線ＤＦまたはＤＴにはビット選択時に読出電流■
Ｄ１およびＩＤ２が流れる。ワード線ＷＴＨはワードド
ライバＱ〜ＶＤＩにて駆動され、ワード線選択時にはそ
の制御電位ＷＤＨは高電位である。ビット線ＤＦ、ＤＴ
には各々書き込みデータトランジスタＱＷＦ　１．　　
Ｑ”ｖＶＴ　１、読出用トランジスタＱＲＦＩ、ＱＲＴ
Ｉが接続され、読出用トランジスタＱＲＦＩ、ＱＲＴＩ
のベースは共通に読出し制御用トランジスタＱＲＣＩと
保持電圧検出用トランジスタＱＲＣ２とからなる電流切
換スイッチの共通エミッタ端子ＲＣに接続されている。

読出制御トランジスタＱＲＣ１のベースには読出制御信
号が印加され、また保持電圧検出トランジスタＱＲＣ２
のベースは抵抗ＲＣＨを介して外部制御端子ＶＨＣに接
続され、且つダイオ−Ｆ’　Ｄ　ＨＣのアノードに接続
され、このダイオードＤＨＣはダイオードＤＲＣとカソ
ードを共通として電源スィッチを構成している。次にこ
の回路について動作を説明する。

通常のメモリ動作の状態において、保持電圧検出外部端
子ＶＨＣは端子ＶＲＨ，ＲＣＩに対して充分低い電位に
、通常は最低電位にクランプした状態としておく。この
状態で保持電圧検出トランジスタＱＲＣ２は遮断状態に
あり読出制御トランジスタＱＲＣ１は導通状態にあり、
メモリ動作は従来例と全く同様の動作を行う。ここで説
明のため端子〜ＶＤＨ，ＢＩは高電位にあり、トランジ
スタＱＲＩ、ＱＲ２よりなるメモリセルが選択されてお
り、かつ、このメモリセルが書き込み状態で書込データ
端子ＷＤＦが高電位、ＷＤＴが低電位のデータ信号が印
加されているとする。この時の電位関係を第２図（２−
ａ）に示す。

ここでメモリセルトランジスタＱＲＩは遮断状態であり
、またトランジスタＱＲ２は導通状態で電流ＩＤ２が流
れている。また読出用トランジスタＱＲＦＩ、ＱＲＴＩ
（７）ベース電位ＲＣ！、ｆ！込状態で書込データ信号
ＷＤＦおよびメモリセルＶｃ端子、ＶＢ端子より充分低
電位にあり、遮断状態に書込みトランジスタＱＷＦＩは
ベース信号入力がセル端子ＶＣより高電位にあるため導
通状態となり電流ＩＤＩを流している。

ここで保持電圧検出のため、外部端子ＶＨＣを最低電位
より最高電位、ここでは接地レベルまで引き上げる。こ
れにより端子ＣＣＨの電位は端子ＶＲＨ，ＰＣＩのいず
れより高い電位に設定されるため、ダイオードＤＨＣお
よびトランジスタＱＲＣ２が導通状態となる。抵抗ＲＣ
Ｈおよび電流源ＩＶＨはレベル調整用の回路であり、外
部端子ＶＨＣを最高電位である接地電位にしたとき、ワ
ード線の選択時制御電位ＷＤＨに等しくなるよう設定さ
れており、またワードドライバＱＷＤ　１と導通時の保
持検出トランジスタＱＲＣ２のペースエミッタ間電圧も
等しくなるようトランジスタの電流密度はそろえてあり
、この状態で選択ワード線ＷＴＨと保持検出トランジス
タＱＲＣ２のエミッタ電位ＲＣは等しくなっている。こ
の状態でトランジスタＱＲＩ、ＱＲ２のベース電位ＶＢ
、ＶＣはいずれも保持検出電位ＲＣより低くなるためト
ランジスタＱＲＩ、ＱＲ２はいずれも遮断状態となり、
メモリセルは選択されながらもビット線に情報を出さな
い保持状態となる。

この状態でメモリセルトランジスタはＱＨ２が導通状態
となっており、コレクタ端子ＶＣはワード線レベルＷＴ
ＨよりＩＨＩ・ＲＴの電圧降下分低い電位にあり、また
トランジスタＱＨＩは遮断状態で端子Ｖ　Ｂの電位はト
ランジスタの電流増幅率が充分大きければほぼワード線
のＷＴＨのＤに等しい状態にあり、メモリセルの保持電
圧ＶＨ＝ＶＢ−ＶＣ＝　Ｉ　Ｈ１・ＲＴである。

この状態で書き込みデータを反転し、ＶＤＴを高電位に
ＷＤＦは低電位に設定する。この状態では全てのメモリ
セルは保持状態となっているため書込みはなされない。

この状態での電位関係を第２図（２−ｂ）に示す。

この状態から外部端子ＶＨＣの電位を徐々に下げ、従っ
てこれにともなって１対１て電位変化が対応する端子Ｒ
Ｃの電位を下げていくと、まず端子ＲＣの電位が書込デ
ータ高電位であるＶＤＴより低くなり、トランジスタＱ
ＲＴＩが遮断状態に、そしてトランジスタＱＷＴＩが導
通状態に切り換わる。

この状態でメモリセルの保持状態には変わりはない。さ
らに外部端子ＶＨＣの電位を下げ端子ＲＣの電位を下げ
ていくと、端子ＲＣの電位がメモリセルで非導通となっ
ているトランジスタＱＨＩのベース電位ＶＣより低くな
った時、トランジスタＱＲＦ　１は遮断状態となりメモ
リセルトランジスタＱＲＩが導通状態となりメモリセル
が反転する（第２図の（２−Ｃ）参照）。

ここでトランジスタＱＨＩのベース電位ＶＣはワード線
ＷＴＨよりＩＨＩ・ＲＴ夕ＶＨだけ低いから外部端子Ｖ
ＨＣの最高電位からの電位の変化量がメモリセル内部の
保持電圧となって表される。

またメモリセルのデータ反転の状態は読出用トランジス
タＱＲＦＩ、ＱＲＴＩの遮断、導通の変化がセンスアン
プを介して出力波形の変化となるため、容易に観察でき
る。

以上、選択されたメモリセルについての保持電圧検出に
ついて述べたが、非選択状態のメモリセルについてはい
ずれも保持状態を保っており、全く影響を与えない。ま
たアドレス信号を変えて別のメモリセルを選択すること
により個々のメモリセル保持電圧の検出が可能である。

ＱＲＩ、ＱＲ２・・・メモリセル用トランジスタ、［発
明の効果コ 以上説明したように、本発明は外部端子より尿持電圧制
御信号を印加することにより選択したメモリセルを保持
状態に安定させること、及びメモリセル内容反転動作を
外部端子により判定できることによりメモリセル保持電
圧をメモリ回路内の各々のメモリセルについて試験をす
ることができ高品質の半導体メモリを提供することがで
きる。

【図面の簡単な説明】

第１図は本発明による半導体メモリのメモリセルアレイ
及びその周辺回路を示した回路図、第２図は第１図によ
る回路の電位関係を説明する図、第３図は従来における
メモリセルアレイ及びその周辺回路を示した回路図、第
４図は第３図による回路図の電位関係を説明する図であ
る。 ＱＨＩ、　　ＱＨ２゜ ＱＷＴＩ、　　ＱＷＴ２゜ Ｑ”ｖＶＦｌ、ＱＷＦ２・・・・・・・書込データ用ト
ランジスタ、 ＱＲＴＩ、　　ＱＲＴ２゜ ＱＲＦＩ、ＱＲＦ２・・・・読出用トランジスタ、ＱＷ
ＤＩ、ＱＷＤ２・・・・ワード・ドライバ用トランジス
タ、 ＱＤＦｌ、　　ＱＤＴＩ。 ＱＤＦ２．ＱＤＴ２・・・・・・読出電流切換用トラン
ジスタ、 ＱＲＣＩ・・・・・・・読出制御用トランジスタ、ＱＲ
Ｃ２・・・・・保持電圧検出用トランジスタ、ＤＨＣ，
ＤＲＣ・・・・レベル調整用ダイオード、ＳＡ・・・・
・・・・・センスアンプ、ＩＤＩ、　　ＩＤ２　・ ＩＨＩ、　　ＩＨ２・ Ｕ１２．　　Ｕ２１゜ ＲＣＨ，Ｒ９Ｆ。 ＷＤＨ，ＷＤＬ　φ Ｂｌ、Ｂ２・　・　・ ＷＤＴ、ＷＤＦ　・ Ｚｌ　命　Φ　・　・　φ　拳 ＲＣＩ　　・　・　・　・　・ ＶＨＣ・　・　・　・　φ ＶＢ、　　ＶＣφ　◆　・

Claims (1)

【特許請求の範囲】
1. 複数のメモリセルと複数のワード線及び複数のビット線
   を有する半導体メモリにして、各メモリセルは第１、第
   ２のエミッタを有する第１のマルチエミッタトランジス
   タと第３、第４のエミッタを有する第２のマルチエミッ
   タトランジスタとの第１のエミッタと第３のエミッタと
   を第１の保持線に接続し、第２のエミッタを第１のビッ
   ト線に、第４のエミッタを第２のビット線にそれぞれ接
   続し、第１のトランジスタのコレクタは第２のトランジ
   スタのベースに第２のトランジスタのコレクタは第１の
   トランジスタのベースに交互に接続し、第１のトランジ
   スタのコレクタは第１の負荷手段を介して第１のワード
   線に接続され、第２のトランジスタのコレクタは第２の
   負荷手段を介して第１のワード線に接続され、前記第１
   、第２のビット線は選択的に電流を流すことがてき、第
   １のビット線は書込用の第３のトランジスタのエミッタ
   と読出用の第４のトランジスタのエミッタが接続され、
   第２のビット線には書込用の第５のトランジスタのエミ
   ッタと読出用の第６のトランジスタのエミッタがそれぞ
   れ接続され、第３と第５のトランジスタのベースに各々
   書き込みデータ出力端子が接続され第４、第５のトラン
   ジスタのコレクタは各々読出データ出力回路の入力に接
   続され、第４、第５のトランジスタのベースは互いに接
   続され、読出制御信号をベース入力とする第６のトラン
   ジスタと保持電圧制御信号をベース入力とする第７のト
   ランジスタの各々のエミッタを共通に接続した構成から
   なる電流スイッチの共通エミッタを前記第４、第５のト
   ランジスタの共通ベースに接続したことを特徴とする半
   導体メモリ。