JPH02146635A - パリティチェック回路 - Google Patents
パリティチェック回路Info
- Publication number
- JPH02146635A JPH02146635A JP29973088A JP29973088A JPH02146635A JP H02146635 A JPH02146635 A JP H02146635A JP 29973088 A JP29973088 A JP 29973088A JP 29973088 A JP29973088 A JP 29973088A JP H02146635 A JPH02146635 A JP H02146635A
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- Japan
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- circuit
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- line
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＩＣメモリを多数搭載したプリント板に設けるパリティ
チェック回路に関し、 アンダーシュート防止回路を兼用させて回路の高密度化
ができるようにすることを目的とし、パリティチェック
回路のアドレス線接続ラインおよびパリティ線接続ライ
ンに、終端処理回路を接続させて、アンダーシュート防
止回路を兼用させるものである。
チェック回路に関し、 アンダーシュート防止回路を兼用させて回路の高密度化
ができるようにすることを目的とし、パリティチェック
回路のアドレス線接続ラインおよびパリティ線接続ライ
ンに、終端処理回路を接続させて、アンダーシュート防
止回路を兼用させるものである。
本発明は、ＩＣメモリを多数搭載したプリント板に設け
るパリティチェック回路に関する。
るパリティチェック回路に関する。
従来のＩＣメモリを多数搭載したプリント板では、第２
図に示すように、アドレス線１に接続されたドライバ２
と、ドライバ２からアドレス信号Ａ、（ｉ＝１〜ｎ）を
供給される複、数のメモリ素子３．・・・、３と、ドラ
イバ２の出力側からアドレス線１を分岐させたパリティ
線４と、そのパリティ線４に接続されてトライバ２の出
力を入力させるパリティジェネレータ５とからなるメモ
リシステム１０に、アドレス線１のドライバ２からの遠
端とパリティ線４のパリティジェネレータ５からの遠端
とを入力端側に接続させたパリティチェック回路６を設
け、アドレス線１の不良、ドライバ２の不良、あるいは
メモリ素子３の入力不良等をチエツクさせている。
図に示すように、アドレス線１に接続されたドライバ２
と、ドライバ２からアドレス信号Ａ、（ｉ＝１〜ｎ）を
供給される複、数のメモリ素子３．・・・、３と、ドラ
イバ２の出力側からアドレス線１を分岐させたパリティ
線４と、そのパリティ線４に接続されてトライバ２の出
力を入力させるパリティジェネレータ５とからなるメモ
リシステム１０に、アドレス線１のドライバ２からの遠
端とパリティ線４のパリティジェネレータ５からの遠端
とを入力端側に接続させたパリティチェック回路６を設
け、アドレス線１の不良、ドライバ２の不良、あるいは
メモリ素子３の入力不良等をチエツクさせている。
上記従来のプリント板では、メモリシステム１０にパリ
デイチエツク回路６を設けて、アドレス線１の不良、ド
ライバ２の不良、あるいはメモリ素子３の入力不良等の
対策をとっていたが、ドライバ２てメモリ素子３ヘアド
レス信号を供給する時に”生じるアンダーシュートに対
しては、特別に対策を施していないか、またはアドレス
線１の各メモリ素子３の入力端子近傍に終端処理として
終端ダイオードを介して接地する等の方法が用いられて
いた。このため、特別に対策を施していない場合にはア
ンダーシュートが発生する場合があり、終端処理をして
いる場合にはアンダーシュートの発生が防止されるもの
の、メモリ素子３の数たけ終端処理回路が必要になり、
プリント板の多くの面積を終端処理回路により占拠され
、回路の高密度化を妨げてしまうという問題点があった
。
デイチエツク回路６を設けて、アドレス線１の不良、ド
ライバ２の不良、あるいはメモリ素子３の入力不良等の
対策をとっていたが、ドライバ２てメモリ素子３ヘアド
レス信号を供給する時に”生じるアンダーシュートに対
しては、特別に対策を施していないか、またはアドレス
線１の各メモリ素子３の入力端子近傍に終端処理として
終端ダイオードを介して接地する等の方法が用いられて
いた。このため、特別に対策を施していない場合にはア
ンダーシュートが発生する場合があり、終端処理をして
いる場合にはアンダーシュートの発生が防止されるもの
の、メモリ素子３の数たけ終端処理回路が必要になり、
プリント板の多くの面積を終端処理回路により占拠され
、回路の高密度化を妨げてしまうという問題点があった
。
本発明は、上記問題点に鑑みて成されたものであり、そ
の解決を目的として設定される技術的課題は、アンダー
シュート防止回路を兼用させて回路の高密度化ができる
ようにしたパリティチェック回路を提供することにある
。
の解決を目的として設定される技術的課題は、アンダー
シュート防止回路を兼用させて回路の高密度化ができる
ようにしたパリティチェック回路を提供することにある
。
本発明は、上記課題を解決するための具体的な手段とし
て、パリティチェック回路を構成するにあたり、第１図
の実施例図面に示すように、アドレス線１のドライバ２
からの遠端とパリティ線４のパリティジェネレータ５か
らの遠端とを入力側に接続させたパリティチェック回路
１６において、該パリティチェック回路１６のアドレス
線接続ライン１７およびパリティ線接続ライン１８に、
終端処理回路２３を接続させて、アンダーシュート防止
回路を兼用させるものである。
て、パリティチェック回路を構成するにあたり、第１図
の実施例図面に示すように、アドレス線１のドライバ２
からの遠端とパリティ線４のパリティジェネレータ５か
らの遠端とを入力側に接続させたパリティチェック回路
１６において、該パリティチェック回路１６のアドレス
線接続ライン１７およびパリティ線接続ライン１８に、
終端処理回路２３を接続させて、アンダーシュート防止
回路を兼用させるものである。
本発明は上記構成により、パリティチェック回路１６に
終端処理回路２３が組込まれ、実質的にアドレス線１と
パリティ線４の終端においてアンダーシュート防止回路
を設けたことになり、アドレス線１とパリティ線４のア
ンダーシュートが防止できるようになる。これにより、
アンダーシュート防止回路兼用のパリティチェック回路
１６を１つ設けるだけで、メモリ素子３の組込側エリア
を占拠せずに済み、メモリ素子３の組み込みが高密度化
できるようになる。
終端処理回路２３が組込まれ、実質的にアドレス線１と
パリティ線４の終端においてアンダーシュート防止回路
を設けたことになり、アドレス線１とパリティ線４のア
ンダーシュートが防止できるようになる。これにより、
アンダーシュート防止回路兼用のパリティチェック回路
１６を１つ設けるだけで、メモリ素子３の組込側エリア
を占拠せずに済み、メモリ素子３の組み込みが高密度化
できるようになる。
以下、本発明の実施例についてパリティチエッカにゲー
ト回路を用い、終端処理回路に終端処理ダイオード接続
回路を用いる場合について、図示説明する。
ト回路を用い、終端処理回路に終端処理ダイオード接続
回路を用いる場合について、図示説明する。
第１図に示すように、メモリシステム１０には、アドレ
ス線１に接続されたドライバ２と、ドライバ２からアド
レス信号Ａｌ （ｉ＝ｏ〜ｎ−１）を供給される複数
のメモリ素子３．・・・、３と、ドライバ２の出力側か
らアドレス線１を分岐させたパリティ線４と、そのパリ
ティ線４に接続されてドライバ２の出力を入力させるＮ
ＡＮＤ回路からなるパリティジェネレータ５と、アドレ
ス線１のドライバ２からの遠端とパリティ線４のパリテ
ィジェネレータ５゛からの遠端とを入力端側に接続させ
たアンダーシュート防止兼用のパリティチェック回路１
６を設ける。
ス線１に接続されたドライバ２と、ドライバ２からアド
レス信号Ａｌ （ｉ＝ｏ〜ｎ−１）を供給される複数
のメモリ素子３．・・・、３と、ドライバ２の出力側か
らアドレス線１を分岐させたパリティ線４と、そのパリ
ティ線４に接続されてドライバ２の出力を入力させるＮ
ＡＮＤ回路からなるパリティジェネレータ５と、アドレ
ス線１のドライバ２からの遠端とパリティ線４のパリテ
ィジェネレータ５゛からの遠端とを入力端側に接続させ
たアンダーシュート防止兼用のパリティチェック回路１
６を設ける。
アンダーシュート防止兼用のパリティチェック回路１６
は、アドレス線１を接続させたアドレス線接続ライン１
７とパリティ線４を接続させたパリティ線接続ライン１
８とを入力端に接続させるＮＡＮＤ回路からなるパリテ
ィチエッカ１９と、アドレス線接続ライン１７を分岐さ
せて終端処理ダイオード２１を介して接地させるととも
に、パリティ線接続ライン１８を分岐させて終端処理ダ
イオード２２を介して接地させる終端処理回路２３を設
ける。
は、アドレス線１を接続させたアドレス線接続ライン１
７とパリティ線４を接続させたパリティ線接続ライン１
８とを入力端に接続させるＮＡＮＤ回路からなるパリテ
ィチエッカ１９と、アドレス線接続ライン１７を分岐さ
せて終端処理ダイオード２１を介して接地させるととも
に、パリティ線接続ライン１８を分岐させて終端処理ダ
イオード２２を介して接地させる終端処理回路２３を設
ける。
このような実施例によると、ドライバ２を動作させて各
メモリ素子３ヘアドレス信号Ａ□ （ｉ＝０〜ｎ−１）
を伝送するときに、アドレス線１側に生じるアンターシ
ュートおよびオーバーシュートは、終端処理回路２３の
終端処理ダイオ−Ｉく２１により抑止され、パリティ線
４に生じるアンターシュートおよびオーバーシュー１へ
は、終端処理回路２３の終端処理タイオート２２により
抑止されて、メモリ素子３への安定入力が行われる。
メモリ素子３ヘアドレス信号Ａ□ （ｉ＝０〜ｎ−１）
を伝送するときに、アドレス線１側に生じるアンターシ
ュートおよびオーバーシュートは、終端処理回路２３の
終端処理ダイオ−Ｉく２１により抑止され、パリティ線
４に生じるアンターシュートおよびオーバーシュー１へ
は、終端処理回路２３の終端処理タイオート２２により
抑止されて、メモリ素子３への安定入力が行われる。
このように実施例では、アドレス信号入力時にアンター
シュートによってメモリ素子３に生じる不良はアンダー
シュート防止兼用のバリデイチエツク回路１６に設けら
れた終端処理回路２３によって防止でき、アドレス線１
の不良、ドライバ２の不良、あるいはメモリ素子３の入
力不良等はパリティジェネレータ５とアンダーシュート
防止兼用のパリティチェック回路１６に設けられたパリ
ティチエッカ１９によって防止てきる。
シュートによってメモリ素子３に生じる不良はアンダー
シュート防止兼用のバリデイチエツク回路１６に設けら
れた終端処理回路２３によって防止でき、アドレス線１
の不良、ドライバ２の不良、あるいはメモリ素子３の入
力不良等はパリティジェネレータ５とアンダーシュート
防止兼用のパリティチェック回路１６に設けられたパリ
ティチエッカ１９によって防止てきる。
これにより、メモリシステム１０には１つのアンダーシ
ュート防止兼用のバリデイチエツク回路１６を設けるだ
けで、メモリ素子組込側の領域を有効に利用できるとと
もに、信頼度を向上させることができ、メモリ素子３の
組込みを効率良く行い、高密度化させることができる。
ュート防止兼用のバリデイチエツク回路１６を設けるだ
けで、メモリ素子組込側の領域を有効に利用できるとと
もに、信頼度を向上させることができ、メモリ素子３の
組込みを効率良く行い、高密度化させることができる。
また、アンダーシュートが防止できることにより、メモ
リシステム１０を高速度で安定に動作させることができ
る。
リシステム１０を高速度で安定に動作させることができ
る。
以上のように本発明では、パリティチェック回路１６の
アドレス線接続ライン１７およびパリティ線接続ライン
１８に、終端処理回路２３を接続させて、アンダーシュ
ート防止回路を兼用させたことにより、アドレス線１と
パリティ線４の終端において終端処理回路を設けること
かでき、アドレス線１とパリティ線４のアンダーシュー
トか防止できる。このため、アンダーシュート防止兼用
のパリティチェック回路１６を１つ設けるだけで、メモ
リ素子３の組込側エリアを占拠せずに済み、メモリの高
密度化ができ、動作の高速化が実現できる。
アドレス線接続ライン１７およびパリティ線接続ライン
１８に、終端処理回路２３を接続させて、アンダーシュ
ート防止回路を兼用させたことにより、アドレス線１と
パリティ線４の終端において終端処理回路を設けること
かでき、アドレス線１とパリティ線４のアンダーシュー
トか防止できる。このため、アンダーシュート防止兼用
のパリティチェック回路１６を１つ設けるだけで、メモ
リ素子３の組込側エリアを占拠せずに済み、メモリの高
密度化ができ、動作の高速化が実現できる。
２３・・・終端処理回路
第１図は、本発明によるアンダーシュート防止回路を兼
用したパリティチェック回路を示す構成説明図、 第２図は、従来のパリティチェック回路を有するメモリ
システムを示す構成説明図。 １・・・アドレス線 ２・・・ドライバ ３・・・メモリ素子 ４・・・パリティ線 ５・・・パリティジェネレータ １０・・・メモリシステム １６・・・パリティチェック回路 １７・・・アドレス線接続ライン １８・・・パリティ線接続ライン １９・・・パリティチエッカ ２１・・・終端処理ダイオード ２２・・・終端処理ダイオード
用したパリティチェック回路を示す構成説明図、 第２図は、従来のパリティチェック回路を有するメモリ
システムを示す構成説明図。 １・・・アドレス線 ２・・・ドライバ ３・・・メモリ素子 ４・・・パリティ線 ５・・・パリティジェネレータ １０・・・メモリシステム １６・・・パリティチェック回路 １７・・・アドレス線接続ライン １８・・・パリティ線接続ライン １９・・・パリティチエッカ ２１・・・終端処理ダイオード ２２・・・終端処理ダイオード
Claims (1)
- 【特許請求の範囲】 アドレス線（１）のドライバ（２）からの遠端とパリテ
イ線（４）のパリテイジェネレータ（５）からの遠端と
を入力側に接続させたパリテイチェック回路（１６）に
おいて、 該パリテイチェック回路（１６）のアドレス線接続ライ
ン（１７）およびパリテイ線接続ライン（１８）に、終
端処理回路（２３）を接続させて、アンダーシュート防
止回路を兼用させることを特徴とするパリテイチェック
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29973088A JPH02146635A (ja) | 1988-11-29 | 1988-11-29 | パリティチェック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29973088A JPH02146635A (ja) | 1988-11-29 | 1988-11-29 | パリティチェック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02146635A true JPH02146635A (ja) | 1990-06-05 |
Family
ID=17876269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29973088A Pending JPH02146635A (ja) | 1988-11-29 | 1988-11-29 | パリティチェック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02146635A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558608A (en) * | 1978-06-30 | 1980-01-22 | Hitachi Ltd | Semiconductor memory device |
-
1988
- 1988-11-29 JP JP29973088A patent/JPH02146635A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558608A (en) * | 1978-06-30 | 1980-01-22 | Hitachi Ltd | Semiconductor memory device |
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