JPS604238A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS604238A JPS604238A JP58112161A JP11216183A JPS604238A JP S604238 A JPS604238 A JP S604238A JP 58112161 A JP58112161 A JP 58112161A JP 11216183 A JP11216183 A JP 11216183A JP S604238 A JPS604238 A JP S604238A
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- Japan
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- output
- circuit
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- signal
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31712—Input or output aspects
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Relating To Insulation (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は特に回路部品実装後における印刷配線基板の回
路チェックを容易化するだめの機能回路をもつ半導体集
積回路装置に関する。
路チェックを容易化するだめの機能回路をもつ半導体集
積回路装置に関する。
一般に、ゲートアレイ等のセミカスタムＬＳＩは、ＬＳ
Ｉ設計者が所望する機能（Ｆｕｎｃｔｉｏｎ ）に応じ
た回路をＬＳＩ内部に組込むことにより、所望する論理
機能構成のＬＳＩを得ることができる。
Ｉ設計者が所望する機能（Ｆｕｎｃｔｉｏｎ ）に応じ
た回路をＬＳＩ内部に組込むことにより、所望する論理
機能構成のＬＳＩを得ることができる。
この種ＬＳＩには、一般に、複数の出力１，７号各々の
状態が、複数の入力信号の組合わせによって定まる複雑
な論理機能イ“１・η成をなす。従ってこのようなＬＳ
Ｉを実装してなる印刷配線基板をインサーキットテスタ
によりチェックする際、実装ＬＳＩの入力端子（入力ビ
ン）に単に成る１棟の入力信号を与えてもその信号から
各出力端の正否を判断することはできず、入力信号の７
−クニンスを作成して基板上における回路チェックを行
なわなければならないことから、基板上の部品取付ミス
、半田伺不良、ノやターンの短絡、断線等による回路の
正否を検査する際、その検査には多くの労力並びに時間
を要し、能率の良い検査が実施できないという不都合が
生じていた。
状態が、複数の入力信号の組合わせによって定まる複雑
な論理機能イ“１・η成をなす。従ってこのようなＬＳ
Ｉを実装してなる印刷配線基板をインサーキットテスタ
によりチェックする際、実装ＬＳＩの入力端子（入力ビ
ン）に単に成る１棟の入力信号を与えてもその信号から
各出力端の正否を判断することはできず、入力信号の７
−クニンスを作成して基板上における回路チェックを行
なわなければならないことから、基板上の部品取付ミス
、半田伺不良、ノやターンの短絡、断線等による回路の
正否を検査する際、その検査には多くの労力並びに時間
を要し、能率の良い検査が実施できないという不都合が
生じていた。
本発明は上記実情に鑑みなされたもので、回路部品実装
後における印刷配線基板の回路チェツクを容易かつ迅速
に行なうことのできる機能をもだせた半導体集積回路装
置を提供することを目的とする。
後における印刷配線基板の回路チェツクを容易かつ迅速
に行なうことのできる機能をもだせた半導体集積回路装
置を提供することを目的とする。
本発明はチップ内部において、機能回路部の出力信号、
又は特定の入力信号を選択的に対応出力ピンに出力する
ゲート回路を各出力ピンそれぞれに対応して設け、これ
ら谷ゲート回路を特定の入力ピン信号により同時選択的
に切換える構成として、各出力ビンに、予め対応付けさ
れた入力信号を選択的に供給できるようにしたものであ
る。これにより、上記選択切換機能をもつＬＳＩ例えば
ゲートアレイＬＳＩを印刷配線基板に実装した後、該基
板の回路チェックを行なう際、上記ゲートアレイの入力
端（入力ピン）に与えられた入力信号をチップ内部の機
能回路部をバイパスした状態で選択的に出力端（出力ビ
ン）出力できるため、」二記載板上における回路チェッ
クを容易に行なうことができる。
又は特定の入力信号を選択的に対応出力ピンに出力する
ゲート回路を各出力ピンそれぞれに対応して設け、これ
ら谷ゲート回路を特定の入力ピン信号により同時選択的
に切換える構成として、各出力ビンに、予め対応付けさ
れた入力信号を選択的に供給できるようにしたものであ
る。これにより、上記選択切換機能をもつＬＳＩ例えば
ゲートアレイＬＳＩを印刷配線基板に実装した後、該基
板の回路チェックを行なう際、上記ゲートアレイの入力
端（入力ピン）に与えられた入力信号をチップ内部の機
能回路部をバイパスした状態で選択的に出力端（出力ビ
ン）出力できるため、」二記載板上における回路チェッ
クを容易に行なうことができる。
以下図面を参照して本プら明の一実施例を説明する。図
中、１０はゲートアレイ等のＬＳＩチップ、１１はこの
ＬＳＩチッチッ１０内に設けられた所定の機能回路部（
Ｆｕｎｃｔｉｏｎ Ｌｏｇｉｃ ）である。
中、１０はゲートアレイ等のＬＳＩチップ、１１はこの
ＬＳＩチッチッ１０内に設けられた所定の機能回路部（
Ｆｕｎｃｔｉｏｎ Ｌｏｇｉｃ ）である。
１２１ＨＩ ２２＋・・・、１２ｎは上記４幾能回路部
１ノの各入力点１１＋Ｉ２＋・・・、 Ｉｎ と対応接
続される入力ビン、Ｉ Ｊ １＋ １３２ ＋ ・・’
＋ Ｉ Ｊｎは同各出力点０１＋０２、・・・、Ｏｎと
対応接続される出力ビンであり、ここでは説明を容易に
するため、入力点数と出力点数とを同数（ｎ）として示
している。１４１ 。
１ノの各入力点１１＋Ｉ２＋・・・、 Ｉｎ と対応接
続される入力ビン、Ｉ Ｊ １＋ １３２ ＋ ・・’
＋ Ｉ Ｊｎは同各出力点０１＋０２、・・・、Ｏｎと
対応接続される出力ビンであり、ここでは説明を容易に
するため、入力点数と出力点数とを同数（ｎ）として示
している。１４１ 。
１４２、・・、１４ｎは上記出力点Ｏし０□、・・・＋
Ｏｎに対応して設けられたアンド・オア回路、１５は
このアンド・オア回路１４１，１４２．・・・、１４ｎ
の選択制御信号（ＳＣ）が印加される特定の制御信号入
力ピン、１６はインバータである。上記アンド・オア回
路７４１．１４□、・・、１４ｎはそれぞれ上記制御信
号入力ピン１５の信号（ＳＣ）状態に従い、機能回路部
１１の予め対応付けされた出力点（０１＋ ０２１・・
・、Ｏｎ）の信号、又は入力点（■ｌ＋Ｉ２＋”’＋Ｉ
ｎ）の信号をｉすζ択的にＬＳＩＳフチ１θの出力ビン
１３し１３２．・・・、１３ｎに同時出力するもので、
ここでは上記選択制御信号（ＳＣ）が高レベル状態にあ
る（低レベル信号が入力されない）際に、機能回路部１
１の出力点（０，、，０□、・・・＋ ’Ｊ） ｎ ）
Ｍ号をそれぞれ対応する出力ビン１３．．１３２．・
・・、１３ｎに与え、上記選択制御１．１号（ＳＣ）が
低レベル状態にある際に、機能回路部１ノの入力点（Ｉ
、、Ｉ２＋・・・、Ｉｎ）信号を機能回路部１１をバイ
パスした状態で対応付けされた出力ビン１３．．１３２
．・・・、１３ｎＶＣＪ４える。
Ｏｎに対応して設けられたアンド・オア回路、１５は
このアンド・オア回路１４１，１４２．・・・、１４ｎ
の選択制御信号（ＳＣ）が印加される特定の制御信号入
力ピン、１６はインバータである。上記アンド・オア回
路７４１．１４□、・・、１４ｎはそれぞれ上記制御信
号入力ピン１５の信号（ＳＣ）状態に従い、機能回路部
１１の予め対応付けされた出力点（０１＋ ０２１・・
・、Ｏｎ）の信号、又は入力点（■ｌ＋Ｉ２＋”’＋Ｉ
ｎ）の信号をｉすζ択的にＬＳＩＳフチ１θの出力ビン
１３し１３２．・・・、１３ｎに同時出力するもので、
ここでは上記選択制御信号（ＳＣ）が高レベル状態にあ
る（低レベル信号が入力されない）際に、機能回路部１
１の出力点（０，、，０□、・・・＋ ’Ｊ） ｎ ）
Ｍ号をそれぞれ対応する出力ビン１３．．１３２．・
・・、１３ｎに与え、上記選択制御１．１号（ＳＣ）が
低レベル状態にある際に、機能回路部１ノの入力点（Ｉ
、、Ｉ２＋・・・、Ｉｎ）信号を機能回路部１１をバイ
パスした状態で対応付けされた出力ビン１３．．１３２
．・・・、１３ｎＶＣＪ４える。
ここで図面を参照して一実施例の動作を説明する。図示
ＬＳＩ千ノア”１ｏを実装してなる印刷配線基板のイン
サーキットテスタによる回路チェ、り時に赴い−Ｃ１上
記ＬＳＩチップ１ｏの制御信号入力ビン１５にｆ＝Ｉら
信号が印加されず、該入力ビン１５の（Ｆｊ号状態がゾ
ルアップ抵抗（Ｒ）の作用で高レベルとなっている際は
、アンド・オア回路１４１＋ １４２ ＋・・・、１４
ｎが機能回路部１１の各出力点０１＋ ０２１・・・、
Ｏｎの１−号”をゼく択し、該信号をそれぞれ対応する
出力ビン１３１．１．？２゜・・・、１３ｎに出力する
。従ってこの際１ｒよ従来と同様に、成る１つの出力ビ
ンｌ ３ｉ （ｉ＝１ 、２ 。
ＬＳＩ千ノア”１ｏを実装してなる印刷配線基板のイン
サーキットテスタによる回路チェ、り時に赴い−Ｃ１上
記ＬＳＩチップ１ｏの制御信号入力ビン１５にｆ＝Ｉら
信号が印加されず、該入力ビン１５の（Ｆｊ号状態がゾ
ルアップ抵抗（Ｒ）の作用で高レベルとなっている際は
、アンド・オア回路１４１＋ １４２ ＋・・・、１４
ｎが機能回路部１１の各出力点０１＋ ０２１・・・、
Ｏｎの１−号”をゼく択し、該信号をそれぞれ対応する
出力ビン１３１．１．？２゜・・・、１３ｎに出力する
。従ってこの際１ｒよ従来と同様に、成る１つの出力ビ
ンｌ ３ｉ （ｉ＝１ 、２ 。
・・・、ｎ）の信号状態が単純に成る１つの入カビ°ン
１２ｉの信号状態のみによっては定寸Ｃ）ず、入力ビン
１２１，１２□、・・・、１２ｎに印加されるイ、τリ
シ）組合わせによって定する。１Ｑｌｌら、ｌ−、ｉＪ
Ｌ各出カビ□ン１３１＋Ｊ ３２１ ・・・＋１３ｎ各
々の１、−７号状ｊ７．ｊ？ ｉｒ、ｔ ｌ！ｌＪｊ
ｉｆ二回路部１ノの論理機能及び各人力点１．、Ｉ２．
・・・。
１２ｉの信号状態のみによっては定寸Ｃ）ず、入力ビン
１２１，１２□、・・・、１２ｎに印加されるイ、τリ
シ）組合わせによって定する。１Ｑｌｌら、ｌ−、ｉＪ
Ｌ各出カビ□ン１３１＋Ｊ ３２１ ・・・＋１３ｎ各
々の１、−７号状ｊ７．ｊ？ ｉｒ、ｔ ｌ！ｌＪｊ
ｉｆ二回路部１ノの論理機能及び各人力点１．、Ｉ２．
・・・。
Ｉｎの（ｆｆｉ号状態によって定貫るもので、０１ ＝
＝１１（１１＋ Ｉ２ ＋ ”’ ＋ Ｉｎ ）０２
＝ｆ２ （１１，Ｉ２ ＋ −、Ｉｎ Ｃ０ｎ＝ｆｎ
（１１＋Ｉ２＋”’＋Ｉｎ）の如くとなり、各出力点０
１，０□、・・、（月１の信号状態を入゛力信号から単
純に定）りることができない。従ってインサーキットテ
スタの接触ビ′ンより、実装ＬＳＩチノ：７″１０の成
る人力ピン／２１に＝ｉ、２．・・・、ｎ）に特定の信
号を力えてもその信号から出力ビン１．９ｉの信号状聾
が一意に定するものてはなく、各出力ピン１３．．１３
□。
＝１１（１１＋ Ｉ２ ＋ ”’ ＋ Ｉｎ ）０２
＝ｆ２ （１１，Ｉ２ ＋ −、Ｉｎ Ｃ０ｎ＝ｆｎ
（１１＋Ｉ２＋”’＋Ｉｎ）の如くとなり、各出力点０
１，０□、・・、（月１の信号状態を入゛力信号から単
純に定）りることができない。従ってインサーキットテ
スタの接触ビ′ンより、実装ＬＳＩチノ：７″１０の成
る人力ピン／２１に＝ｉ、２．・・・、ｎ）に特定の信
号を力えてもその信号から出力ビン１．９ｉの信号状聾
が一意に定するものてはなく、各出力ピン１３．．１３
□。
・・・、１３ｎの接翫ｊ１．・やターンにそれぞれノ９
［望する信号を出力したい場合には、ＬＳＩチノｆｌｏ
内の機能回路部１）の論理俄能を考臆したｌ時定の入力
信号のシーフェンスを作成して、その入力信号を入力ビ
ン１２１ 、ｌ ２２．・・、１２ｎに与えてやらねば
ならない。
［望する信号を出力したい場合には、ＬＳＩチノｆｌｏ
内の機能回路部１）の論理俄能を考臆したｌ時定の入力
信号のシーフェンスを作成して、その入力信号を入力ビ
ン１２１ 、ｌ ２２．・・、１２ｎに与えてやらねば
ならない。
そこで上す己ＬＳＩ ｆ、、フ゛１θ内の入出力回路を
含む回路パターンのチェックを行なう昨、インザーキノ
トテスタの接触ビンを介し、実装ＬＳＩチップ′１０の
１ｔｌｌ ｊ！ｌ信号人カビン１５に、選択的に低レベ
ルの信号を印加する。これによってＬＳＩチップ１０内
のアンド・オア回路１４１ 。
含む回路パターンのチェックを行なう昨、インザーキノ
トテスタの接触ビンを介し、実装ＬＳＩチップ′１０の
１ｔｌｌ ｊ！ｌ信号人カビン１５に、選択的に低レベ
ルの信号を印加する。これによってＬＳＩチップ１０内
のアンド・オア回路１４１ 。
Ｉ４２．・、１４ｎは、機能回路部１１の各入力点Ｉ、
、Ｉ２．・・・、Ｉｎの信号をそれぞれ予め対応利けさ
れた各出力点Ｏｌ＋ ０２ ＋・・・＋Ｏｎにそのまま
の状ｒ＆て出力するユ′へ択モードとなる。即ち、ここ
では、０、＝１゜ ０□＝１２ Ｏｎ＝Ｉｎ となる。このように制御信号入力ビン１５を低レベルに
することにより、入力点Ｉ、、Ｉ２．・・・。
、Ｉ２．・・・、Ｉｎの信号をそれぞれ予め対応利けさ
れた各出力点Ｏｌ＋ ０２ ＋・・・＋Ｏｎにそのまま
の状ｒ＆て出力するユ′へ択モードとなる。即ち、ここ
では、０、＝１゜ ０□＝１２ Ｏｎ＝Ｉｎ となる。このように制御信号入力ビン１５を低レベルに
することにより、入力点Ｉ、、Ｉ２．・・・。
Ｉｎに供給された入カイへ号が仕朽止回路部Ｉｌをパイ
ノゼスした状態で対応する出力点０１，０２ ＋・・・
。
ノゼスした状態で対応する出力点０１，０２ ＋・・・
。
Ｏｎより出力されるため、ＬＳＩチノチッ１０を実装し
てなる印刷配線基板の回路チ、ツクは（夕めて簡素化さ
れ、容易かつ短時間で？ｈ望の回路パターンチェ、りを
行なうことができる。
てなる印刷配線基板の回路チ、ツクは（夕めて簡素化さ
れ、容易かつ短時間で？ｈ望の回路パターンチェ、りを
行なうことができる。
尚、上記した実ｊｉｆｉ例においては、説明の便宜上、
機能回路部１）の入力点数と出力点数とを同数（ｎ）と
して示しているが、例えは出力点数が入力点数” （■
Ｉ＋Ｉ７＋”’＋Ｉｎ）より少ないｍ（０１＋ ０２
＋ ”’ ＋ Ｏｍ ）である際Ｉｔ、０１ニエス ２−Ｉ２ ０ｍ ＝ Ｉｍ として、各出力点０．．ｏ２．・・・、０１ｎ を入力
点■１゜■２．・・・、 Ｉｍに対応付け、入力点Ｉｉ
の（、Ｙ 、ｐ５を選択的に出力点Ｏｉに出力する構成
とすればよく、又、これとは逆に、入力点数が出力点数
ｎ（ＯＨ。
機能回路部１）の入力点数と出力点数とを同数（ｎ）と
して示しているが、例えは出力点数が入力点数” （■
Ｉ＋Ｉ７＋”’＋Ｉｎ）より少ないｍ（０１＋ ０２
＋ ”’ ＋ Ｏｍ ）である際Ｉｔ、０１ニエス ２−Ｉ２ ０ｍ ＝ Ｉｍ として、各出力点０．．ｏ２．・・・、０１ｎ を入力
点■１゜■２．・・・、 Ｉｍに対応付け、入力点Ｉｉ
の（、Ｙ 、ｐ５を選択的に出力点Ｏｉに出力する構成
とすればよく、又、これとは逆に、入力点数が出力点数
ｎ（ＯＨ。
０２１−・＋ Ｏｎ ）より少ないｍ（ＩＩ ＋ Ｉ
２ ＋ ””＋ Ｉｍ）である際は、 ０１″＝Ｉ。
２ ＋ ””＋ Ｉｍ）である際は、 ０１″＝Ｉ。
０ 、、 ＝ Ｉ ２
０ｍニｌｍ
０ｍ＋ １ ＝ Ｉ 。
Ｏｎ ＝ Ｉ （１，２，−、ｍ）
として、各出力点０１ ＋ ０２１・・・＋Ｏｎを入力
、曵ＩＩ 。
、曵ＩＩ 。
ｒ、・・・、Ｉｍに対応付け、人力点Ｉｔの信号全選択
的に出力する（ｉｌへ成とすればよい。
的に出力する（ｉｌへ成とすればよい。
以上詳記したように本発明の半導体集積回路装（６゛、
によれば、機能回路部の各出力点より、予め対応付けさ
れた入力点の信号を選択的に出力でき、これにより上記
半導体集積回路装（１′Ｌを実装してなる印刷配線基板
の回路チェックを容易にしかも迅速に行なうことができ
る。
によれば、機能回路部の各出力点より、予め対応付けさ
れた入力点の信号を選択的に出力でき、これにより上記
半導体集積回路装（１′Ｌを実装してなる印刷配線基板
の回路チェックを容易にしかも迅速に行なうことができ
る。
図は本発明の一実施例を示すブロック図１である。
１０・・・ＬＳＩチップ、１１・・・機（化回路部、１
２１゜１２２、・・・、１２ｎ・・・入力ピン、１３１
，１３２＋・・・。 １３ｎ・・・出力ピン、１４１＋Ｉ （２１・・、１４
ｎ・・・アンド・オア回路、１５・・・制イ１１ヤ信号
入力ビン、■、。 Ｉ２１ ・・・ＨＩｒｒ＋ ・＝入力点、０１ ＋ ０
２１ ・・・＋ Ｏｎ ＋＋＋ ｉ３力点。
２１゜１２２、・・・、１２ｎ・・・入力ピン、１３１
，１３２＋・・・。 １３ｎ・・・出力ピン、１４１＋Ｉ （２１・・、１４
ｎ・・・アンド・オア回路、１５・・・制イ１１ヤ信号
入力ビン、■、。 Ｉ２１ ・・・ＨＩｒｒ＋ ・＝入力点、０１ ＋ ０
２１ ・・・＋ Ｏｎ ＋＋＋ ｉ３力点。
Claims (1)
- 複数の入力点及び出力点をもつ機能回路部を設けてなる
半導体集積回路装置において、前記各出力点とこの出力
点に固有の各信号導出ラインとの間に、予め対応付けさ
れ／ヒ特定の入力点信号又は対応する出力点信号を選択
的に出力する複数のゲート回路を設け、この各ゲート回
路を特定の入力ビン信号により同時選択的に切換制御す
る構造とした半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112161A JPS604238A (ja) | 1983-06-22 | 1983-06-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112161A JPS604238A (ja) | 1983-06-22 | 1983-06-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS604238A true JPS604238A (ja) | 1985-01-10 |
Family
ID=14579763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58112161A Pending JPS604238A (ja) | 1983-06-22 | 1983-06-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS604238A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7819125B2 (en) | 2002-03-28 | 2010-10-26 | L'oreal | Case for packaging a product |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5823473A (ja) * | 1981-08-06 | 1983-02-12 | Mitsubishi Electric Corp | 多用途集積回路 |
-
1983
- 1983-06-22 JP JP58112161A patent/JPS604238A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5823473A (ja) * | 1981-08-06 | 1983-02-12 | Mitsubishi Electric Corp | 多用途集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7819125B2 (en) | 2002-03-28 | 2010-10-26 | L'oreal | Case for packaging a product |
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