JPH02146642A - 記憶制御装置 - Google Patents
記憶制御装置Info
- Publication number
- JPH02146642A JPH02146642A JP29958288A JP29958288A JPH02146642A JP H02146642 A JPH02146642 A JP H02146642A JP 29958288 A JP29958288 A JP 29958288A JP 29958288 A JP29958288 A JP 29958288A JP H02146642 A JPH02146642 A JP H02146642A
- Authority
- JP
- Japan
- Prior art keywords
- access
- circuit
- busy
- priority
- bank
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
多重バンク構成を取る記憶装置に対して、複数のアクセ
ス発生装置からアクセスが行なわれる場合のアクセス選
択方式に関し、 従来のアクセス選択方式では、アクセスに対して、まず
、ビジーチェック回路でビジー条件の判断を行った後に
、優先順位回路に参加して優先順位の決定を行っていた
ため、該優先順位回路中の多段論理回路部にて信号の伝
送遅延が発生し、マシンサイクルの増大の原因となって
いた問題の解決を目的とし、 アクセスに対しては、バンクビジー回路によるビジー条
件の判定動作の開始と同時に、優先順位回路においても
優先順位の決定動作を開始し、該アクセスの優先順位の
決定の後に、ビジー条件を調べて、最終的なアクセスを
選択するよう構成する。
ス発生装置からアクセスが行なわれる場合のアクセス選
択方式に関し、 従来のアクセス選択方式では、アクセスに対して、まず
、ビジーチェック回路でビジー条件の判断を行った後に
、優先順位回路に参加して優先順位の決定を行っていた
ため、該優先順位回路中の多段論理回路部にて信号の伝
送遅延が発生し、マシンサイクルの増大の原因となって
いた問題の解決を目的とし、 アクセスに対しては、バンクビジー回路によるビジー条
件の判定動作の開始と同時に、優先順位回路においても
優先順位の決定動作を開始し、該アクセスの優先順位の
決定の後に、ビジー条件を調べて、最終的なアクセスを
選択するよう構成する。
［産業上の利用分野］
本発明は、多重バンク構成を取る記憶装置に対して、複
数のアクセス発生装置からアクセスが行なわれる場合の
アクセス選択方式に関する。
数のアクセス発生装置からアクセスが行なわれる場合の
アクセス選択方式に関する。
［従来の技術］
近年の計算機システムにおいては処理データの増大等に
より、益々処理能力の向上が要求されている。しかしデ
ータの蓄積部としての記憶装置においては、データの読
出し、書込みの為に必要な時間は中央処理装置の処理速
度に比較して決して速くはない。これを解消する為、記
憶部を複数のバンクに分割し、各バンクを独立に動作で
きる様にする事により、実質的な処理速度の高速化を行
っている。
より、益々処理能力の向上が要求されている。しかしデ
ータの蓄積部としての記憶装置においては、データの読
出し、書込みの為に必要な時間は中央処理装置の処理速
度に比較して決して速くはない。これを解消する為、記
憶部を複数のバンクに分割し、各バンクを独立に動作で
きる様にする事により、実質的な処理速度の高速化を行
っている。
この多重バンク構成においては、該バンクの個数を増せ
ば増す程、使用中のバンクに対して新たなアクセスがぶ
つかる確率が低くなる。しかし、バンク数が多くなるに
従い、バンクのビジーチェックを行う回路が大きくなっ
てしまい、アクセスの選択を行う優先順位回路と同一の
ＬＳＩ上に配置する事が困難となる。
ば増す程、使用中のバンクに対して新たなアクセスがぶ
つかる確率が低くなる。しかし、バンク数が多くなるに
従い、バンクのビジーチェックを行う回路が大きくなっ
てしまい、アクセスの選択を行う優先順位回路と同一の
ＬＳＩ上に配置する事が困難となる。
ＬＳＩの分割は信号の伝送時間の増大を招きマシン勺イ
クルの増大につながる。
クルの増大につながる。
従来の、複数のアクセス発生源からのアクセスに対する
優先順位回路とバンクビジーチェック回路との関係は、
まずアクセスに対しビジーチェックを行ない、ビジーチ
ェックの結果、アクセス可能と判断されたアクセスが、
次に優先順位回路に入力され１個のアクセスが選択され
記４、α装置に送出される。
優先順位回路とバンクビジーチェック回路との関係は、
まずアクセスに対しビジーチェックを行ない、ビジーチ
ェックの結果、アクセス可能と判断されたアクセスが、
次に優先順位回路に入力され１個のアクセスが選択され
記４、α装置に送出される。
第２図は従来技術のアクセス選択方式について説明する
図を示しており、以下、その動作について説明する。
図を示しており、以下、その動作について説明する。
アドレス情報レジスタ５１にはアクセスのアドレス部分
が保持され、制御情報レジスタ５２にはアクセスの制御
情報（例えばリード／ライト等）が保持されている。
が保持され、制御情報レジスタ５２にはアクセスの制御
情報（例えばリード／ライト等）が保持されている。
該アドレス情報レジスタに該当する部分が、比較回路５
２で、バンクビジー情報回路５６の内容でビジーチェッ
クされ、ビジー信号（ＢＵＳＹ）ａが作成される（本例
ではビジー信号ａが“１”の時にはビジー状態を示し、
アクセス禁止を意味する）。
２で、バンクビジー情報回路５６の内容でビジーチェッ
クされ、ビジー信号（ＢＵＳＹ）ａが作成される（本例
ではビジー信号ａが“１”の時にはビジー状態を示し、
アクセス禁止を意味する）。
該ビジー信号ａは優先順位回路に送られ、優先順位回路
では、ゲート５３を用いて、制御情報レジスタ５２に保
持されたアクセスがアクセス可能かどうかビジー信号ａ
により条件判断し、アクセス可能なものについて、プラ
イオリティ回路５４で優先順位が判断され、１個のアク
セスが選択される。
では、ゲート５３を用いて、制御情報レジスタ５２に保
持されたアクセスがアクセス可能かどうかビジー信号ａ
により条件判断し、アクセス可能なものについて、プラ
イオリティ回路５４で優先順位が判断され、１個のアク
セスが選択される。
選択されたアクセスは記憶装置に送出されると共に、信
号線Ｃを介して、バンクビジーチェック回路に送られ、
アクセス選択回路（ＳＥＬ）５５により選ばれたアクセ
スのアドレスで、バンクビジー情報回路（ＢＡＮＫ＝Ｂ
ＵＳＹ）５６中のビジー情報が設定される。
号線Ｃを介して、バンクビジーチェック回路に送られ、
アクセス選択回路（ＳＥＬ）５５により選ばれたアクセ
スのアドレスで、バンクビジー情報回路（ＢＡＮＫ＝Ｂ
ＵＳＹ）５６中のビジー情報が設定される。
［発明が解決しようとする課題］
以上説明したように、従来例では、アクセス要求からビ
ジー情報の設定に至るまでには、アドレス情報レジスタ
５１又はバンクビジー情報回路５６→ビジー比較回路５
２→ゲート５３→プライオリティ回路５４−アクセス選
択回路５５→バンクビジー情報回路５６の経路で信号の
伝達がなされ、該経路での信号の伝達には多大な時間を
要し、特にプライオリティ回路５４で、多種類のアクセ
スを処理する場合には、種々の条件のチェックが必要と
なり（例えば、読出しデータバス、書込みデータバス上
の信号の衝突等）、かなりの論理段数を必要とし、信号
伝送時間の遅延によりマシンサイクルの増大の原因とな
っていた。
ジー情報の設定に至るまでには、アドレス情報レジスタ
５１又はバンクビジー情報回路５６→ビジー比較回路５
２→ゲート５３→プライオリティ回路５４−アクセス選
択回路５５→バンクビジー情報回路５６の経路で信号の
伝達がなされ、該経路での信号の伝達には多大な時間を
要し、特にプライオリティ回路５４で、多種類のアクセ
スを処理する場合には、種々の条件のチェックが必要と
なり（例えば、読出しデータバス、書込みデータバス上
の信号の衝突等）、かなりの論理段数を必要とし、信号
伝送時間の遅延によりマシンサイクルの増大の原因とな
っていた。
本発明は上記問題点に鑑みなされたものであり、マシン
サイクルを増大することなく効率の良いアクセス選択方
式を提供することを目的とする。
サイクルを増大することなく効率の良いアクセス選択方
式を提供することを目的とする。
［課題を解決するだめの手段］
本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。
載した手段により達成される。
すなわち、本発明は、独立に動作可能な複数のバンクか
らなる記憶装置、該記憶装置へのアクセスを発行するｌ
乃至複数のアクセス発生装置、該アクセス発生装置から
のアクセスを受取り上記記憶装置へのアクセスを選択し
送出する記憶部制御装置からなるシステムにおいて、該
記憶部制御装置には、前記ハングの使用状態をチェック
するバンクビジーチェック回路、優先順位を判断しアク
セスの選択を行う優先順位回路、及び次タイミングに優
先順位回路でのアクセスの選択がバンクビジーにより禁
止される事を示す回路を設け、アクセスを選択する際に
は、禁止条ゼ１のないアクセスから優先順位を判断して
選択し、アクセスの送出の有効信号にバンクビジーチェ
ック条イノ１をいれるアクセス選択方式または、上記方
式に加えて、バンクビジーチェック回路で、該当アクセ
スの使用要求バンクが次タイミングにリセットされる事
を示す信号を作成し、該信号により前記禁止条件の設定
を解除するアクセス選択方式である。
らなる記憶装置、該記憶装置へのアクセスを発行するｌ
乃至複数のアクセス発生装置、該アクセス発生装置から
のアクセスを受取り上記記憶装置へのアクセスを選択し
送出する記憶部制御装置からなるシステムにおいて、該
記憶部制御装置には、前記ハングの使用状態をチェック
するバンクビジーチェック回路、優先順位を判断しアク
セスの選択を行う優先順位回路、及び次タイミングに優
先順位回路でのアクセスの選択がバンクビジーにより禁
止される事を示す回路を設け、アクセスを選択する際に
は、禁止条ゼ１のないアクセスから優先順位を判断して
選択し、アクセスの送出の有効信号にバンクビジーチェ
ック条イノ１をいれるアクセス選択方式または、上記方
式に加えて、バンクビジーチェック回路で、該当アクセ
スの使用要求バンクが次タイミングにリセットされる事
を示す信号を作成し、該信号により前記禁止条件の設定
を解除するアクセス選択方式である。
１作 用］
バンクビジーチェック回路及び優先順位決定回路を用い
たアクセス選択方式であって、アクセス発生源からのア
クセスに対しては、まず、該アクセスのアドレス部分を
基に、バンクビジーチェック回路においてビジー条件の
チェック動作を開始し、 それと、同時に、優先順位回路では、予約ビジーである
と分っておりアクセス禁止条件が設定されているアクセ
スを除いたものについて、直ちに、該アクセスの制御情
報を基に、他のアクセスとの優先順位の判定を行ない、 該優先順位回路で選択されたアクセスに対して、前記ビ
ジーチェック回路で得られたビシ条件を調べるよう構成
される。
たアクセス選択方式であって、アクセス発生源からのア
クセスに対しては、まず、該アクセスのアドレス部分を
基に、バンクビジーチェック回路においてビジー条件の
チェック動作を開始し、 それと、同時に、優先順位回路では、予約ビジーである
と分っておりアクセス禁止条件が設定されているアクセ
スを除いたものについて、直ちに、該アクセスの制御情
報を基に、他のアクセスとの優先順位の判定を行ない、 該優先順位回路で選択されたアクセスに対して、前記ビ
ジーチェック回路で得られたビシ条件を調べるよう構成
される。
また、必要な場合には、バンクビジーチェック回路にお
いて、該当アクセスの使用を要求するバンクのリセット
信号を用いて、ビジー信号の切り替わりより早いタイミ
ングでビジーリセット信号を発生させ、該ビジーリセッ
ト信号により、ビジー信号より先行して上記（優先順位
回路へのアクセス禁止条件を解除させるよう構成する。
いて、該当アクセスの使用を要求するバンクのリセット
信号を用いて、ビジー信号の切り替わりより早いタイミ
ングでビジーリセット信号を発生させ、該ビジーリセッ
ト信号により、ビジー信号より先行して上記（優先順位
回路へのアクセス禁止条件を解除させるよう構成する。
［実施例］
第１図は本発明のアクセス選択方式の一実施例を示す図
であり、 ■はアクセス要求のアドレス部を保持するアドレス情報
レジスタ、２はビジ−１ヒ較回路、３はビジー条件用ゲ
ート回路、４はアクセスの優先順位を決定するプライオ
リティ回路、５はアクセス選択回路（ＳＥＬ−Ａ） 、
６はビジー情報を保持するバンクビジー情報回路（ＢＡ
ＮＫＢＵＳＹ）、８はアクセスのプライオリティ回路へ
の参加の許可不許可を示す優先順位参加禁止信号を発生
ずるフリップフロップ回路、９はアクセス選択回路（Ｓ
ＥＬ−Ａ） 、１０．１１ははゲート回路、１２はビジ
ー情報のリセット信号発生用タイミング回路、 ａはビジー信号（ＢＵＳＹ） 、ｂはビジーリセット信
号（ＢＵＳＹ−ＲＥＳＥＴ） 、ｃはアクセス信号、ｄ
はビジー条件信号、ｅは優先順位参加禁止信号、ｆはビ
ジー情報のリセット信号（Ｒ，ＥＳＥＴ）、ｇはビジー
情報のセット信号（ＳＥＴ）を表している。
であり、 ■はアクセス要求のアドレス部を保持するアドレス情報
レジスタ、２はビジ−１ヒ較回路、３はビジー条件用ゲ
ート回路、４はアクセスの優先順位を決定するプライオ
リティ回路、５はアクセス選択回路（ＳＥＬ−Ａ） 、
６はビジー情報を保持するバンクビジー情報回路（ＢＡ
ＮＫＢＵＳＹ）、８はアクセスのプライオリティ回路へ
の参加の許可不許可を示す優先順位参加禁止信号を発生
ずるフリップフロップ回路、９はアクセス選択回路（Ｓ
ＥＬ−Ａ） 、１０．１１ははゲート回路、１２はビジ
ー情報のリセット信号発生用タイミング回路、 ａはビジー信号（ＢＵＳＹ） 、ｂはビジーリセット信
号（ＢＵＳＹ−ＲＥＳＥＴ） 、ｃはアクセス信号、ｄ
はビジー条件信号、ｅは優先順位参加禁止信号、ｆはビ
ジー情報のリセット信号（Ｒ，ＥＳＥＴ）、ｇはビジー
情報のセット信号（ＳＥＴ）を表している。
以下、本発明の実施例について説明する。
アクセス発生装置からのアクセスは、まず、該アクセス
のアドレス部分がアドレス情報レジスタ１に設定され、
制御情報が制御情報レジスタ７に設定される。
のアドレス部分がアドレス情報レジスタ１に設定され、
制御情報が制御情報レジスタ７に設定される。
次に、アドレス情報レジスタ１に保持されたアドレス部
分により、バンクビジー情報回路６中の該当するアドレ
ス部分のビジー情報が読み出され、ビジー比較回路２に
より、ビジーチェックを行ないビジー信号（ＢＵＳＹ）
ａを発生する。該ビジー信号ａは優先順位回路に送られ
る。
分により、バンクビジー情報回路６中の該当するアドレ
ス部分のビジー情報が読み出され、ビジー比較回路２に
より、ビジーチェックを行ないビジー信号（ＢＵＳＹ）
ａを発生する。該ビジー信号ａは優先順位回路に送られ
る。
優先順位回路では、上記動作と並行して、プライオリテ
ィ回路４で、制御情報レジスタ７中に保持されたアクセ
スの優先順位の判定がなされ、優先権を獲得した１個の
アクセスが選択される。
ィ回路４で、制御情報レジスタ７中に保持されたアクセ
スの優先順位の判定がなされ、優先権を獲得した１個の
アクセスが選択される。
該選択されたアクセスは、アクセス選択回路（ＳＥＬ−
Ａ）９に導かれ、該アクセス選択回路９中で、ゲート回
路３の出力なるビジー条件信号ｄを用いてビジーチェッ
クが行なわれ、最終的なアクセスが選択される。
Ａ）９に導かれ、該アクセス選択回路９中で、ゲート回
路３の出力なるビジー条件信号ｄを用いてビジーチェッ
クが行なわれ、最終的なアクセスが選択される。
該アクセスは、主記憶装置に送出されると共に、信号線
Ｃを介してバンクビジーチェック回路に送られ、アクセ
ス選択回路（ＳＥＬ−Ｂ）５により選ばれた、該アクセ
スのアドレスでバンクビジー情報回路６中にビジー情報
が設定される（図中のｇで示すセット信号（ＳＥＴ）に
よる）。
Ｃを介してバンクビジーチェック回路に送られ、アクセ
ス選択回路（ＳＥＬ−Ｂ）５により選ばれた、該アクセ
スのアドレスでバンクビジー情報回路６中にビジー情報
が設定される（図中のｇで示すセット信号（ＳＥＴ）に
よる）。
また、該セット信号（ＳＥＴ）ｇはリセットタイミング
回路１２の起動条件ともなり、該リセットタイミング回
路１２はメモリに固有のアクセヌタイムに従う所定のタ
イミングをもって、バンクビジー情報回路６中の該当ア
クセス部分のビジー情報のリセットを行う（図中のｆで
示すリセット信号（ＲＥＳＥＴ）による）。
回路１２の起動条件ともなり、該リセットタイミング回
路１２はメモリに固有のアクセヌタイムに従う所定のタ
イミングをもって、バンクビジー情報回路６中の該当ア
クセス部分のビジー情報のリセットを行う（図中のｆで
示すリセット信号（ＲＥＳＥＴ）による）。
結局、以上の説明から、アクセスがバンクビジーチェッ
ク回路に入力され、ビジー情報が設定されるまでの経路
は、 レジスタ１又はバンクビジー情報回路６→ビジー比較回
路２→ゲート３−選択回路９→選択回路５−バンクビジ
ー情報回路６の信号伝達経路となり、 該伝達経路を第２図で示す従来方式の場合の伝達経路と
比較すると、従来方式でのプライ第１２〜 リティ回路５４（第１図のプライオリティ回路４と同じ
）が、本発明の場合の選択回路９に置き換ることになり
、大幅な論理段数の削減となる。
ク回路に入力され、ビジー情報が設定されるまでの経路
は、 レジスタ１又はバンクビジー情報回路６→ビジー比較回
路２→ゲート３−選択回路９→選択回路５−バンクビジ
ー情報回路６の信号伝達経路となり、 該伝達経路を第２図で示す従来方式の場合の伝達経路と
比較すると、従来方式でのプライ第１２〜 リティ回路５４（第１図のプライオリティ回路４と同じ
）が、本発明の場合の選択回路９に置き換ることになり
、大幅な論理段数の削減となる。
しかしながら、以上に説明した制御のみでは、プライオ
リティ回路４ではビジー条件に無関係に優先順位の決定
をおこなうことになり、ビジー条件にてアクセス不可な
ものの優先順位が高い場合は、優先順位の低いアクセス
可能な物は、上記アクセス不可の物が処理されるまで待
たされる事となり問題が生ずる。
リティ回路４ではビジー条件に無関係に優先順位の決定
をおこなうことになり、ビジー条件にてアクセス不可な
ものの優先順位が高い場合は、優先順位の低いアクセス
可能な物は、上記アクセス不可の物が処理されるまで待
たされる事となり問題が生ずる。
従って、本発明ではビジー信号ａと、必要な場合には次
タイミングにビジー情報がリセットされる事を示すビジ
ーリセット信号（ＢＵＳＹＲＥＳＥＴ）ｂを用いて、次
タイミングでビジー条件によりアクセス不可の物に対し
ては優先順位参加禁止信号ｅを作成し、アクセス不可の
ものの優先順位回路への参加を禁止し、優先順位の低い
アクセスの処理を可能としている。
タイミングにビジー情報がリセットされる事を示すビジ
ーリセット信号（ＢＵＳＹＲＥＳＥＴ）ｂを用いて、次
タイミングでビジー条件によりアクセス不可の物に対し
ては優先順位参加禁止信号ｅを作成し、アクセス不可の
ものの優先順位回路への参加を禁止し、優先順位の低い
アクセスの処理を可能としている。
すなわち、第１図の優先順位回路中に、アクセスの禁止
条件を示すフリッププロップ８、ゲート回路１０．１１
を用い、 該フリップフロップ８には制御情報レジスタ７に設定さ
れたアクセスについて、プライオリティ回路４への参加
を行うか否かの条件付けを行う優先順位参加禁止信号ｅ
の作成を行なわせる（例えば、該信号ｅが１”の場合に
は、該アクセスが有効、０”の場合には無効とするもの
である）。
条件を示すフリッププロップ８、ゲート回路１０．１１
を用い、 該フリップフロップ８には制御情報レジスタ７に設定さ
れたアクセスについて、プライオリティ回路４への参加
を行うか否かの条件付けを行う優先順位参加禁止信号ｅ
の作成を行なわせる（例えば、該信号ｅが１”の場合に
は、該アクセスが有効、０”の場合には無効とするもの
である）。
本実施例の場合では、制御情報レジスタ７と７リツプフ
ロツプ８が一組（図で点線で囲む部分）となりプライオ
リティ回路４と接続され、かつ、この様な組の複数組が
プライオリティ回路４と接続されている場合の例である
。
ロツプ８が一組（図で点線で囲む部分）となりプライオ
リティ回路４と接続され、かつ、この様な組の複数組が
プライオリティ回路４と接続されている場合の例である
。
すなわち、プライオリティ回路４で優先順位の決定を行
う場合に、事前にビジー条件が成立し、アクセス不可能
と分かるものについては、該フリップフロップ８の出力
なる優先順位参加禁止信号ｅを設定し、該アクセスのプ
ライオリティ回路４への参加を禁止するよう構成してお
く。
う場合に、事前にビジー条件が成立し、アクセス不可能
と分かるものについては、該フリップフロップ８の出力
なる優先順位参加禁止信号ｅを設定し、該アクセスのプ
ライオリティ回路４への参加を禁止するよう構成してお
く。
以上の説明は本発明の請求項１記載のアクセス選択方式
に対するものである。
に対するものである。
また上記制御をより効果的に行うために、請求項２記載
の発明に対応して、バンクビジーチェック回路中にビジ
ー信号ａの切り替わりの際の、バンクビジー情報回路６
へのリセット信号ｅを基に、ビジーリセット信号すを発
生させ、ビジー信号ａが遅れて切り換る以前に、該ビシ
リセット信号すによりフリップフロップ８に設定された
アクセス禁止条件を解除させ、レジスタ７中に保持され
たアクセスをプライオリデイ回路４に参加させるよう構
成し、ビジー信号の切り替り遅れによる優先順位回路へ
のアクセスの参加遅れを防ぐことができる。
の発明に対応して、バンクビジーチェック回路中にビジ
ー信号ａの切り替わりの際の、バンクビジー情報回路６
へのリセット信号ｅを基に、ビジーリセット信号すを発
生させ、ビジー信号ａが遅れて切り換る以前に、該ビシ
リセット信号すによりフリップフロップ８に設定された
アクセス禁止条件を解除させ、レジスタ７中に保持され
たアクセスをプライオリデイ回路４に参加させるよう構
成し、ビジー信号の切り替り遅れによる優先順位回路へ
のアクセスの参加遅れを防ぐことができる。
［発明の効果］
以」二説明したように、本発明によれば、従来優先順位
回路中のプライオリティ回路部の多段の論理回路で生じ
ていた信号伝送時間遅れを省くことができ、アクセス選
択の処理時間の短縮が達成できる。
回路中のプライオリティ回路部の多段の論理回路で生じ
ていた信号伝送時間遅れを省くことができ、アクセス選
択の処理時間の短縮が達成できる。
第】図は本発明のアクセス選択方式の一実施例を示す図
、第２図は従来技術のアクセス選択方式について説明す
る図である。 １・・・・・・アクセスのアドレス部分を保持するアド
レス情報レジスタ、 ２・・・・・ビジー比較回路、３・・・・・ゲート回路
、４・・・′・・プライオリデイ回路、５・・・・・・
アクセス選択回路（ＳＥＬ−Ａ）、 ６・・・・・バンクビジー情報回路（ＢＡＮＫ−ＢＵＳ
Ｙ）、 ７・・・・・・アクセスの制御情報を保持する制御情報
レジスタ、 ８・・・・アクセスのプライオリティ回路への参加の禁
止条件を示すフリップフロップ、９・・・・・・アクセ
ス選択回路（ＳＥＬ−Ｂ）、１０・・・・・ゲート回路
、１１・・・・・・ゲート回路、１２・・・・・リセッ
ト信号発生用タイミング回路、ａ・・・・・・ビジー信
号（ＢＵＳＹ）、ｌ〕・・・・・・ビジーリセット信号
（ＢＵＳＹ−ＲＥＳＥＴ） 、ｃ・・・・・・アクセス
信号、 ｄ・・・・・・ビジー条件信号、ｅ・・・・・・優先順
位参加禁止信号、 ｆ・・・・・・リセット信号（ＲＥＳＥＴ） 、ｇ・旧
・・セット信号（ＳＥＴ）
、第２図は従来技術のアクセス選択方式について説明す
る図である。 １・・・・・・アクセスのアドレス部分を保持するアド
レス情報レジスタ、 ２・・・・・ビジー比較回路、３・・・・・ゲート回路
、４・・・′・・プライオリデイ回路、５・・・・・・
アクセス選択回路（ＳＥＬ−Ａ）、 ６・・・・・バンクビジー情報回路（ＢＡＮＫ−ＢＵＳ
Ｙ）、 ７・・・・・・アクセスの制御情報を保持する制御情報
レジスタ、 ８・・・・アクセスのプライオリティ回路への参加の禁
止条件を示すフリップフロップ、９・・・・・・アクセ
ス選択回路（ＳＥＬ−Ｂ）、１０・・・・・ゲート回路
、１１・・・・・・ゲート回路、１２・・・・・リセッ
ト信号発生用タイミング回路、ａ・・・・・・ビジー信
号（ＢＵＳＹ）、ｌ〕・・・・・・ビジーリセット信号
（ＢＵＳＹ−ＲＥＳＥＴ） 、ｃ・・・・・・アクセス
信号、 ｄ・・・・・・ビジー条件信号、ｅ・・・・・・優先順
位参加禁止信号、 ｆ・・・・・・リセット信号（ＲＥＳＥＴ） 、ｇ・旧
・・セット信号（ＳＥＴ）
Claims (1)
- 【特許請求の範囲】 １、独立に動作可能な複雑のバンクからなる記憶装置、
該記憶装置へのアクセスを発行する１乃至複数のアクセ
ス発生装置、該アクセス発生装置からのアクセスを受取
り上記記憶装置へのアクセスを選択し送出する記憶部制
御装置からなるシステムにおいて、 該記憶部制御装置には、前記バンクの使用 状態をチェックするバンクビジーチェック回路、優先順
位を判断しアクセスの選択を行なう優先順位回路、及び
次タイミングに優先順位回路でのアクセスの選択がバン
クビジーにより禁止される事を示す回路を設け、 アクセスを選択する際には、前記禁止条件 のないアクセスから優先順位を判断して選択し、アクセ
スの送出の有効信号にバンクビジーチェック条件をいれ
る事を特徴とするアクセス選択方式。 ２、バンクビジーチェック回路で、該当アクセスの使用
要求バンクが次タイミングにリセットされる事を示す信
号を作成し、該信号により前記禁止条件の設定を解除す
る事を特徴とする請求項１記載のアクセス選択方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299582A JP2533923B2 (ja) | 1988-11-29 | 1988-11-29 | 記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299582A JP2533923B2 (ja) | 1988-11-29 | 1988-11-29 | 記憶制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02146642A true JPH02146642A (ja) | 1990-06-05 |
| JP2533923B2 JP2533923B2 (ja) | 1996-09-11 |
Family
ID=17874503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299582A Expired - Lifetime JP2533923B2 (ja) | 1988-11-29 | 1988-11-29 | 記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2533923B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5348433A (en) * | 1976-10-15 | 1978-05-01 | Hitachi Ltd | Precedence control system |
| JPS59225426A (ja) * | 1983-06-06 | 1984-12-18 | Nec Corp | 入出力制御装置 |
| JPS6057455A (ja) * | 1983-09-08 | 1985-04-03 | Nec Corp | メモリアクセス制御装置 |
-
1988
- 1988-11-29 JP JP63299582A patent/JP2533923B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5348433A (en) * | 1976-10-15 | 1978-05-01 | Hitachi Ltd | Precedence control system |
| JPS59225426A (ja) * | 1983-06-06 | 1984-12-18 | Nec Corp | 入出力制御装置 |
| JPS6057455A (ja) * | 1983-09-08 | 1985-04-03 | Nec Corp | メモリアクセス制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2533923B2 (ja) | 1996-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4449183A (en) | Arbitration scheme for a multiported shared functional device for use in multiprocessing systems | |
| JPH06505825A (ja) | 動的ランダムアクセスメモリシステムのリフレッシュ制御装置 | |
| US5142682A (en) | Two-level priority arbiter generating a request to the second level before first-level arbitration is completed | |
| US6247104B1 (en) | Memory access control circuit | |
| US7062588B2 (en) | Data processing device accessing a memory in response to a request made by an external bus master | |
| US6292867B1 (en) | Data processing system | |
| US5218688A (en) | Data processing system with memory-access priority control | |
| US7130946B2 (en) | Configuration and method having a first device and a second device connected to the first device through a cross bar | |
| KR20050075642A (ko) | 효율적으로 버스를 사용하는 방법 | |
| KR100276136B1 (ko) | 캐시 스트리밍을 가능하게 하기 위한 방법 및 장치 | |
| JP3808525B2 (ja) | ライト及び／もしくはリードアクセス優先順位管理装置 | |
| JP2533923B2 (ja) | 記憶制御装置 | |
| JPH10307787A (ja) | バッファメモリ装置 | |
| US6304931B1 (en) | Access limiting bus control system and method | |
| US6493775B2 (en) | Control for timed access of devices to a system bus | |
| JPH10333979A (ja) | バンクアクセス制御方式 | |
| US4410943A (en) | Memory delay start apparatus for a queued memory controller | |
| JP3011044B2 (ja) | 入出力制御装置 | |
| JP2966038B2 (ja) | ディジタルデータ処理ユニット調停装置及び方法 | |
| EP0284094B1 (en) | Tandem priority resolver | |
| JPH08339353A (ja) | マルチプロセッサ装置 | |
| JP2000029824A (ja) | 階層型バスシステムとバス変換装置 | |
| EP0341061B1 (en) | Data processing system with memory-access priority control | |
| JPS5858707B2 (ja) | アクセス制御装置 | |
| JPH01258152A (ja) | メモリ制御装置 |