JPH01258152A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPH01258152A JPH01258152A JP63085243A JP8524388A JPH01258152A JP H01258152 A JPH01258152 A JP H01258152A JP 63085243 A JP63085243 A JP 63085243A JP 8524388 A JP8524388 A JP 8524388A JP H01258152 A JPH01258152 A JP H01258152A
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- JP
- Japan
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- cache memory
- access
- memory
- data
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
本発明は、キャッジ−メモリを備えたメモリ制御装置に
係わり、詳細には、必要とするデータがキャッシュメモ
リ内に存在しない場合に主記憶装置からそのデータを得
る際の制御を工夫したメモリ制御装置に関する。
係わり、詳細には、必要とするデータがキャッシュメモ
リ内に存在しない場合に主記憶装置からそのデータを得
る際の制御を工夫したメモリ制御装置に関する。
「従来の技術」
キャッシュメモリは、データ処理装置の速度を向上する
観点から、大容量の主記憶装置と併せて広く使用されて
いる。すなわちＣＰＵ（中央処理装置）と主記憶装置の
間に、小容量でかつ高速動作を行うことのできる記憶装
置としてキャッシュメモリを配置すると、ＣＰＵが主記
憶装置をアクセスすることによって得られた主記憶装置
上の情報の一部をこのキャッシュメモリに格納すること
ができる。このようにすると、ＣＰＵは情報のアクセス
を再度行うとき、主記憶装置をアクセスすることなくキ
ャッシュメモリを利用することで高速な読み出しが可能
となる。
観点から、大容量の主記憶装置と併せて広く使用されて
いる。すなわちＣＰＵ（中央処理装置）と主記憶装置の
間に、小容量でかつ高速動作を行うことのできる記憶装
置としてキャッシュメモリを配置すると、ＣＰＵが主記
憶装置をアクセスすることによって得られた主記憶装置
上の情報の一部をこのキャッシュメモリに格納すること
ができる。このようにすると、ＣＰＵは情報のアクセス
を再度行うとき、主記憶装置をアクセスすることなくキ
ャッシュメモリを利用することで高速な読み出しが可能
となる。
「発明が解決しようとする課題」
このように、キャッシュメモリ自体は主記憶装置に格納
するデータの一部を写したものという性格を有するが、
主記憶装置に格納されているデータと常に一致するもの
でもない。これは、主記憶装置をアクセスすることので
きる装置が通常複数台存在することによるもので、ＣＰ
Ｕ以外の装置が主記憶装置の内容を書き換えたときには
キャッシュメモリの内容と一致しなくなる。
するデータの一部を写したものという性格を有するが、
主記憶装置に格納されているデータと常に一致するもの
でもない。これは、主記憶装置をアクセスすることので
きる装置が通常複数台存在することによるもので、ＣＰ
Ｕ以外の装置が主記憶装置の内容を書き換えたときには
キャッシュメモリの内容と一致しなくなる。
このようなことから、ＣＰＵがアクセスしても該当する
情報がキャッシュメモリ内に存在しない場合が生じてく
る。このような場合を本明細書ではミスヒツトと呼ぶこ
とにする。従来のメモリ制御装置では、ミスヒツトであ
ることが判明した後に、主記憶装置をアクセスしている
。
情報がキャッシュメモリ内に存在しない場合が生じてく
る。このような場合を本明細書ではミスヒツトと呼ぶこ
とにする。従来のメモリ制御装置では、ミスヒツトであ
ることが判明した後に、主記憶装置をアクセスしている
。
第４図は、従来のメモリ制御装置におけるデータのアク
セスの様子を表わしたものである。まず同図ａに示すよ
うにアドレス有効信号１１が図示しないＣＰＬＪから同
じく図示しないＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡｌ、ｌ
）コントローラに送出きれる。
セスの様子を表わしたものである。まず同図ａに示すよ
うにアドレス有効信号１１が図示しないＣＰＬＪから同
じく図示しないＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡｌ、ｌ
）コントローラに送出きれる。
ＤＲＡＭコントローラでは、これに基づき、メモリリク
エスト信号１２をＨレベルからＬレベルに変化させる（
同図ｂ）。このメモリリクエスト信号１２によって図示
しないキャッシュタグメモリから、キャッシュメモリに
格納されているデータのアドレスデータとしてのタグデ
ータ１３が出力される（同図Ｃ）。アドレス有効信号１
１が出力されてからタグデータ１３が出力されるまでの
時間はタグアクセスクイムＴ１ と呼ばれる。
エスト信号１２をＨレベルからＬレベルに変化させる（
同図ｂ）。このメモリリクエスト信号１２によって図示
しないキャッシュタグメモリから、キャッシュメモリに
格納されているデータのアドレスデータとしてのタグデ
ータ１３が出力される（同図Ｃ）。アドレス有効信号１
１が出力されてからタグデータ１３が出力されるまでの
時間はタグアクセスクイムＴ１ と呼ばれる。
タグデータ１３はＣＰＵの出力するアドレスデータと図
示しない比較器で比較され、その比較結果１４（同図ｄ
）によってミスヒツトであるかどうかが判明する。アド
レス有効信号１１が出力されてからミスヒツトが判明す
るまでに要する時間は、この図でＴ２ で示しである。
示しない比較器で比較され、その比較結果１４（同図ｄ
）によってミスヒツトであるかどうかが判明する。アド
レス有効信号１１が出力されてからミスヒツトが判明す
るまでに要する時間は、この図でＴ２ で示しである。
ミスヒツトが判明したら、前記したＤＲＡＭコントロー
ラはここでＲＡＳ （行アドレスストローブ）信号１５
（同図ｅ）を出力してＤＲＡＭに対するアクセスサイク
ルを開始させる。この時点までの遅れはこの第４図でＴ
３ として表わしている。同図ｆは、ＣＡＳ（列アドレ
スストローブ）信号１６を表わしたものである。
ラはここでＲＡＳ （行アドレスストローブ）信号１５
（同図ｅ）を出力してＤＲＡＭに対するアクセスサイク
ルを開始させる。この時点までの遅れはこの第４図でＴ
３ として表わしている。同図ｆは、ＣＡＳ（列アドレ
スストローブ）信号１６を表わしたものである。
以上説明したように、従来のメモリ制御装置ではキャッ
シュメモリに該当するデータがない場合には、このデー
タをアクセスするためにかなりの時間を必要とするとい
う問題があった。
シュメモリに該当するデータがない場合には、このデー
タをアクセスするためにかなりの時間を必要とするとい
う問題があった。
そこで本発明の目的は、ミスヒツト時にも目的とするデ
ータを迅速にアクセス−することのできるメモリ制御装
置を提供することにある。
ータを迅速にアクセス−することのできるメモリ制御装
置を提供することにある。
「課題を解決するための手段」
本発明では、（ｉ）高速でアクセスを行うことのできる
メモリ素子としてのキャッシュメモリと、（１１）この
キャッシュメモリを制御するキャッシュメモリ制御手段
と、（ｉｉｉ ）キャッシュメモリと比べてアクセス時
間の遅い主記憶装置と、（ｉｖ）この主記憶装置および
キャッシュメモリにデータの格納を行う中央処理装置と
、（ｖ）この中央処理装置がデータのアクセスを行う際
にキャッシュメモリ制御手段と主記憶装置に対してアク
セスを同時に開始させるアクセス開始制御手段とをメモ
リ制御装置に具備させる。
メモリ素子としてのキャッシュメモリと、（１１）この
キャッシュメモリを制御するキャッシュメモリ制御手段
と、（ｉｉｉ ）キャッシュメモリと比べてアクセス時
間の遅い主記憶装置と、（ｉｖ）この主記憶装置および
キャッシュメモリにデータの格納を行う中央処理装置と
、（ｖ）この中央処理装置がデータのアクセスを行う際
にキャッシュメモリ制御手段と主記憶装置に対してアク
セスを同時に開始させるアクセス開始制御手段とをメモ
リ制御装置に具備させる。
すなわち本発明では、キャッシュメモリにアクセスする
タイミングで主記憶装置に対してもアクセスを行うこと
で、キャッシュメモリに目的とするデータが存在しない
場合であっても主記憶装置のアクセスに遅延時間が生じ
ない。
タイミングで主記憶装置に対してもアクセスを行うこと
で、キャッシュメモリに目的とするデータが存在しない
場合であっても主記憶装置のアクセスに遅延時間が生じ
ない。
「実施例」
以下実施例につき本発明の詳細な説明する。
第１図は、このメモリ制御装置が使用されるデータ処理
装置のシステム構成を表わしたものである。ＣＰＵ２１
は、データバス２２によってキャッシュメモリ２３およ
び主記憶装置としてのＤＲＡＭ２４と接続されている。
装置のシステム構成を表わしたものである。ＣＰＵ２１
は、データバス２２によってキャッシュメモリ２３およ
び主記憶装置としてのＤＲＡＭ２４と接続されている。
キャッシュタグメモリ２５は、キャッシュメモリ２３内
に格納されている情報のアドレスを出力するタグアドレ
スバス２６によってキャッシュメモリ２３と接続されて
いる。ＣＰＬＩ２１のアドレスバス２７は、ＤＲＡＭ２
４と接続されている他、その上位アドレス情報を伝送す
るパスライン２７Ｕが比較器２８に接続されており、タ
グアドレスバス２６から出力されるアドレス情報と比較
されるようになっている。比較器２８の比較結果１４は
、キャッシュメモリ２３の出力イネーブル端子ふよびシ
ーケンス制御回路３１に供給される。ＤＲＡＭ２４は、
このシーケンス制御回路３１およびＤＲＡＭコントロー
ラ３２から出力される各種制御信号によって制御される
ようになっている。
に格納されている情報のアドレスを出力するタグアドレ
スバス２６によってキャッシュメモリ２３と接続されて
いる。ＣＰＬＩ２１のアドレスバス２７は、ＤＲＡＭ２
４と接続されている他、その上位アドレス情報を伝送す
るパスライン２７Ｕが比較器２８に接続されており、タ
グアドレスバス２６から出力されるアドレス情報と比較
されるようになっている。比較器２８の比較結果１４は
、キャッシュメモリ２３の出力イネーブル端子ふよびシ
ーケンス制御回路３１に供給される。ＤＲＡＭ２４は、
このシーケンス制御回路３１およびＤＲＡＭコントロー
ラ３２から出力される各種制御信号によって制御される
ようになっている。
第２図は、この実施例のメモリ制御装置の読み出し時に
おけるメモリ制御タイミングを表わしたもので、先の第
４図に対応するものである。この第２図を第１図と共に
説明する。
おけるメモリ制御タイミングを表わしたもので、先の第
４図に対応するものである。この第２図を第１図と共に
説明する。
ＣＰＵ２１から第２図ａに示すようにアドレス有効信号
１１が出力されると、ＤＲＡＭコントローラ３２はアド
レスデータ３３を取り入れ、メモリリクエスト信号１２
（同図ｂ）とＲＡＳ信号１５（同図ｅ）を同時に出力す
る。このようにしてキャッシュメモリ２３へのアクセス
サイクルと、ＤＲＡＭ２４へのアクセスサイクルとが同
時に開始することになる。
１１が出力されると、ＤＲＡＭコントローラ３２はアド
レスデータ３３を取り入れ、メモリリクエスト信号１２
（同図ｂ）とＲＡＳ信号１５（同図ｅ）を同時に出力す
る。このようにしてキャッシュメモリ２３へのアクセス
サイクルと、ＤＲＡＭ２４へのアクセスサイクルとが同
時に開始することになる。
ところでキャッシュメモリ２３はＤＲＡＭ ２４よりも
高速でアクセスする。このため、キャッシュタグメモリ
２５からタグデータ１３（第２図Ｃ）が出力され比較器
２８の比較結果１４（同図ｄ）が現われた後にも、ＤＲ
ＡＭ２４に対するアクセスが続くことになる。そこで何
らの手当てもしない場合には、キャッシュメモリ２３か
ら必要なデータがデータバス２２に送出された後にＤＲ
ＡＭ２４から同様のデータが不要なデータとしてデータ
バス２２に対して出力されることになる。
高速でアクセスする。このため、キャッシュタグメモリ
２５からタグデータ１３（第２図Ｃ）が出力され比較器
２８の比較結果１４（同図ｄ）が現われた後にも、ＤＲ
ＡＭ２４に対するアクセスが続くことになる。そこで何
らの手当てもしない場合には、キャッシュメモリ２３か
ら必要なデータがデータバス２２に送出された後にＤＲ
ＡＭ２４から同様のデータが不要なデータとしてデータ
バス２２に対して出力されることになる。
ミスヒツト時以外における上記した弊害を防止するため
に、本実施例のシーケンス制御回路３１は前記した不要
なデータの送出を阻止するような制御を行うようになっ
ている。
に、本実施例のシーケンス制御回路３１は前記した不要
なデータの送出を阻止するような制御を行うようになっ
ている。
第３図はシーケンス制御回路の回路構成を表わしたもの
である。シーケンス制御回路３１には、第１図にも示し
たようにＤＲＡＭコントローラ３２からメモリリクエス
ト信号１２、ＣＡＳ信号１６右よびクリア信号４１が入
力されるようになっている。比較器２８から出力される
比較結果１４もシーケンス制御回路３１に入力される。
である。シーケンス制御回路３１には、第１図にも示し
たようにＤＲＡＭコントローラ３２からメモリリクエス
ト信号１２、ＣＡＳ信号１６右よびクリア信号４１が入
力されるようになっている。比較器２８から出力される
比較結果１４もシーケンス制御回路３１に入力される。
このうちＣＡＳ信号１６は、第１のフリップフロップ回
路４２のクロック入力端子ＣＬＫに論理を反転された状
態で供給される。またメモＩＪ ＩＪクエスト信号１２
は第２のフリップフロップ回路４３のクロック入力端子
ＣＬＫに同じく論理を反転した状態で人力される。比較
結果１４とクリア信号４１は論理ゲート４４に入力され
て、その論理判別結果４５が第２のフリップフロップ回
路４３のクリア入力端子ＣＬＲに論理を反転されて入力
される。この第２のフリップフロップ回路４３の出力端
子Ｑかみマスク・メモリリクエスト信号４６が出力され
るようになっており、これはキャッシュメモリ２３およ
びＤＲＡＭ２４に供給される他、第１のフリップフロッ
プ回路４２のクリア端子ＣＬＲにその論理を反転した状
態で入力されるようになっている。第１のフリップフロ
ップ回路４２の出力端子ｄからはマスク・ＣＡＳ信号４
７が出力されるようになってふり、これは第１図に示し
たＤＲＡＭ２４に供給される。
路４２のクロック入力端子ＣＬＫに論理を反転された状
態で供給される。またメモＩＪ ＩＪクエスト信号１２
は第２のフリップフロップ回路４３のクロック入力端子
ＣＬＫに同じく論理を反転した状態で人力される。比較
結果１４とクリア信号４１は論理ゲート４４に入力され
て、その論理判別結果４５が第２のフリップフロップ回
路４３のクリア入力端子ＣＬＲに論理を反転されて入力
される。この第２のフリップフロップ回路４３の出力端
子Ｑかみマスク・メモリリクエスト信号４６が出力され
るようになっており、これはキャッシュメモリ２３およ
びＤＲＡＭ２４に供給される他、第１のフリップフロッ
プ回路４２のクリア端子ＣＬＲにその論理を反転した状
態で入力されるようになっている。第１のフリップフロ
ップ回路４２の出力端子ｄからはマスク・ＣＡＳ信号４
７が出力されるようになってふり、これは第１図に示し
たＤＲＡＭ２４に供給される。
以上のような構成のメモリ制御装置について先の第２図
と共にその動作を説明する。
と共にその動作を説明する。
第２図ａに示すアドレス有効信号１１がＬレベルに変化
した後、メモリリクエスト信号１２（同図ｂ）とＲＡＳ
信号１５（同図ｅ）が同時にＬレベルに変化する。メモ
リリクエスト信号１２がＬレベルに変化した時点で第２
のフリップフロップ回路４３がセットされ、マスク・メ
モリリクエスト信号４６がＨレベルとなる。これにより
、キャッシュメモリ２３ふよびＤＲＡＭ２４へのアクセ
ス要求が行われる。
した後、メモリリクエスト信号１２（同図ｂ）とＲＡＳ
信号１５（同図ｅ）が同時にＬレベルに変化する。メモ
リリクエスト信号１２がＬレベルに変化した時点で第２
のフリップフロップ回路４３がセットされ、マスク・メ
モリリクエスト信号４６がＨレベルとなる。これにより
、キャッシュメモリ２３ふよびＤＲＡＭ２４へのアクセ
ス要求が行われる。
マスク・メモリリクエスト信号４６によるアクセスの結
果、キャッシュタグメモリ２５からタグデータ１３（第
２図Ｃ）が出力されると、比較器２８はパスライン２７
０に現われた上位アドレス情報とこれを比較する。そし
てヒツト時には比較結果１４をＨレベルからＬレベルの
信号状態に変化させ（第２図ｄ実線）、ミスヒツト時に
はＨレベルの状態に保持する（同図ｄ破線）。
果、キャッシュタグメモリ２５からタグデータ１３（第
２図Ｃ）が出力されると、比較器２８はパスライン２７
０に現われた上位アドレス情報とこれを比較する。そし
てヒツト時には比較結果１４をＨレベルからＬレベルの
信号状態に変化させ（第２図ｄ実線）、ミスヒツト時に
はＨレベルの状態に保持する（同図ｄ破線）。
すなわちミスヒツト時には論理判別結果４５がＨレベル
の状態に保持されたままとなり、マスク・メモリリクエ
スト信号４６もＨレベルを保持する。従って、第１のフ
リップフロップ回路４２にはリセット人力が供給されず
、第４図ｆで示したようなＣＡＳ信号１６が入力される
と、第２図ｆの破線で示したようにこれと同一波形のマ
スク・ＣＡＳ信号４７を出力する。これにより同図ｅに
示すＲＡＳ信号１５とマスク・ＣＡＳ信号４７によって
定められたアドレスでＤＲＡＭ２４から所望のデータが
データバス２２上に出力されることになる。
の状態に保持されたままとなり、マスク・メモリリクエ
スト信号４６もＨレベルを保持する。従って、第１のフ
リップフロップ回路４２にはリセット人力が供給されず
、第４図ｆで示したようなＣＡＳ信号１６が入力される
と、第２図ｆの破線で示したようにこれと同一波形のマ
スク・ＣＡＳ信号４７を出力する。これにより同図ｅに
示すＲＡＳ信号１５とマスク・ＣＡＳ信号４７によって
定められたアドレスでＤＲＡＭ２４から所望のデータが
データバス２２上に出力されることになる。
一方、ヒツト時には第２図ｄに示す比較結果１４がＨレ
ベルからＬレベルに変化する。これにより論理判別結果
４５がＬレベルに変化して第２のフリップフロップ回路
４３がリセットされる。
ベルからＬレベルに変化する。これにより論理判別結果
４５がＬレベルに変化して第２のフリップフロップ回路
４３がリセットされる。
この結果、マスク・メモリリクエスト信号４６がＬレベ
ルに変化し、第１のフリップフロップ回路４２がリセッ
ト状態となる。この状態ではＣＡＳ信号１６が第１のフ
リップフロップ回路４２に供給されてもこれがマスクさ
れ、その出力端子ｄからは！（レベルに保持されたマス
ク・ＣＡＳ信号４７が出力されることになる。この結果
として、ヒツト時にはＤＲＡＭ２４のシーケンスはＲＡ
Ｓオンリ・リフレッシュ・サイクルとなる。すなわち、
キャッシュメモリ２３からデータが読み出された後にＤ
ＲＡＭ２４のアクセスサイクルによって、データバス２
２に不要なデータが出力されることが阻止されることに
なる。
ルに変化し、第１のフリップフロップ回路４２がリセッ
ト状態となる。この状態ではＣＡＳ信号１６が第１のフ
リップフロップ回路４２に供給されてもこれがマスクさ
れ、その出力端子ｄからは！（レベルに保持されたマス
ク・ＣＡＳ信号４７が出力されることになる。この結果
として、ヒツト時にはＤＲＡＭ２４のシーケンスはＲＡ
Ｓオンリ・リフレッシュ・サイクルとなる。すなわち、
キャッシュメモリ２３からデータが読み出された後にＤ
ＲＡＭ２４のアクセスサイクルによって、データバス２
２に不要なデータが出力されることが阻止されることに
なる。
以上説明した実施例ではキャッシュメモリとＤＲＡＭを
備えたメモリ制御装置について説明したが、ＣＰＵと主
記憶装置との間にキャッシュメモリの入った論理キャッ
シュを、またＣＰＵとキャッシュメモリの間に主記憶装
置の入った物理キャッシュを配設したメモリ制御装置に
ついても本発明を適用することができることはもちろん
である。
備えたメモリ制御装置について説明したが、ＣＰＵと主
記憶装置との間にキャッシュメモリの入った論理キャッ
シュを、またＣＰＵとキャッシュメモリの間に主記憶装
置の入った物理キャッシュを配設したメモリ制御装置に
ついても本発明を適用することができることはもちろん
である。
「発明の効果」
このように本発明によれば、キャッシュメモリと主記憶
装置の双方に対して同時にアクセスを開始させるように
したので、メモリ制御装置の回路構成が比較的簡単とな
り、しかもミスヒツト時においても情報のアクセスが高
速化されるという利点がある。
装置の双方に対して同時にアクセスを開始させるように
したので、メモリ制御装置の回路構成が比較的簡単とな
り、しかもミスヒツト時においても情報のアクセスが高
速化されるという利点がある。
第１図〜第３図は本発明の一実施例を説明するためのも
ので、このうち第１図はメモリ制御装置が使用されるデ
ータ処理装置の構成を表わしたシステム構成図、第２図
はメモリの読み出し制御の様子を表わしたタイミング図
、第３図はシーケンス制御回路の回路構成を表わしたブ
ロック図、第４図は従来のメモリ制御装置におけるミス
ヒツト時でのメモリの読み出し制御の様子を表わしたタ
イミング図である。 １２・・・・・・メモリリクエスト信号、１４・・・・
・・比較結果、 ２１・・・・・・ｃｐｕ。 ２３・・・・・・キャッシュメモリ、 ２４・・・・・・ＤＲＡＭ。 ３１・・・・・・シーケンス制御回路、４７・・・・・
・マスク・ＣＡＳ信号。 出願人 富士ゼロックス株式会社代理人
弁理士 山 内 梅 雄第３図
ので、このうち第１図はメモリ制御装置が使用されるデ
ータ処理装置の構成を表わしたシステム構成図、第２図
はメモリの読み出し制御の様子を表わしたタイミング図
、第３図はシーケンス制御回路の回路構成を表わしたブ
ロック図、第４図は従来のメモリ制御装置におけるミス
ヒツト時でのメモリの読み出し制御の様子を表わしたタ
イミング図である。 １２・・・・・・メモリリクエスト信号、１４・・・・
・・比較結果、 ２１・・・・・・ｃｐｕ。 ２３・・・・・・キャッシュメモリ、 ２４・・・・・・ＤＲＡＭ。 ３１・・・・・・シーケンス制御回路、４７・・・・・
・マスク・ＣＡＳ信号。 出願人 富士ゼロックス株式会社代理人
弁理士 山 内 梅 雄第３図
Claims (1)
- 【特許請求の範囲】 キャッシュメモリと、 このキャッシュメモリを制御するキャッシュメモリ制御
手段と、 主記憶装置と、 この主記憶装置および前記したキャッシュメモリにデー
タの格納を行う中央処理装置と、この中央処理装置がデ
ータのアクセスを行う際に前記キャッシュメモリ制御手
段と主記憶装置に対してアクセスを同時に開始させるア
クセス開始制御手段 とを具備することを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63085243A JPH01258152A (ja) | 1988-04-08 | 1988-04-08 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63085243A JPH01258152A (ja) | 1988-04-08 | 1988-04-08 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01258152A true JPH01258152A (ja) | 1989-10-16 |
Family
ID=13853124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63085243A Pending JPH01258152A (ja) | 1988-04-08 | 1988-04-08 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01258152A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04233642A (ja) * | 1990-07-27 | 1992-08-21 | Dell Usa Corp | キャッシュアクセスと並列的にメモリアクセスを行なうプロセッサ及びそれに用いられる方法 |
| JPH07210465A (ja) * | 1993-12-30 | 1995-08-11 | Internatl Business Mach Corp <Ibm> | ペナルティのないキャッシュとメモリとのインタフェース |
-
1988
- 1988-04-08 JP JP63085243A patent/JPH01258152A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04233642A (ja) * | 1990-07-27 | 1992-08-21 | Dell Usa Corp | キャッシュアクセスと並列的にメモリアクセスを行なうプロセッサ及びそれに用いられる方法 |
| JPH07210465A (ja) * | 1993-12-30 | 1995-08-11 | Internatl Business Mach Corp <Ibm> | ペナルティのないキャッシュとメモリとのインタフェース |
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