JPH02146767A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH02146767A JPH02146767A JP1186651A JP18665189A JPH02146767A JP H02146767 A JPH02146767 A JP H02146767A JP 1186651 A JP1186651 A JP 1186651A JP 18665189 A JP18665189 A JP 18665189A JP H02146767 A JPH02146767 A JP H02146767A
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- JP
- Japan
- Prior art keywords
- bit line
- word line
- polysilicon
- aluminum
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
乙の発明は、平坦化を容易にした半導体、メモリ装置に
関するものである。
関するものである。
この発明は、ピッｌ−ラインをポリシリコンで形成した
ダイナミックＲＡＭに最も適しているので、以下この場
合について説明する。
ダイナミックＲＡＭに最も適しているので、以下この場
合について説明する。
ダイナミックＲＡＭにおいては、選択さｆまたワドライ
ンと選択されたビットラインの交点にあるメモリセルが
選択される。冗長構成を有するダイナミックＲＡＭにお
いては、メモリセルに欠陥がある場合、欠陥メモリセル
救済用の予備メモリセルによって前記欠陥メモリセルを
置換する。予備メモリセルは、通常数本の予備ワードラ
インに接続された予備メモリセルおよび数本の予備ビッ
トラインに接続された予備メモリセルによって構成され
ているため、欠陥メモリセルを予備メモリセルで置換す
るためには、欠陥メモリセルに接続されているワードラ
インあるいはビットラインが選択されないようにし、同
時に、予備メモリセルに接続された予備ワードラインあ
るいは予備ビットラインが選択されるようにしなければ
ならない。
ンと選択されたビットラインの交点にあるメモリセルが
選択される。冗長構成を有するダイナミックＲＡＭにお
いては、メモリセルに欠陥がある場合、欠陥メモリセル
救済用の予備メモリセルによって前記欠陥メモリセルを
置換する。予備メモリセルは、通常数本の予備ワードラ
インに接続された予備メモリセルおよび数本の予備ビッ
トラインに接続された予備メモリセルによって構成され
ているため、欠陥メモリセルを予備メモリセルで置換す
るためには、欠陥メモリセルに接続されているワードラ
インあるいはビットラインが選択されないようにし、同
時に、予備メモリセルに接続された予備ワードラインあ
るいは予備ビットラインが選択されるようにしなければ
ならない。
ビットラインによって置換する場合の回路構成を、従来
のコラムデコーダ回路の構成を示す第１図によって説明
する。なお、図中の絶縁デーｌ−電界効果ｌ・ランジス
タ（以下ＦＥＴと称す）はすべてＮチャンネルエンハン
スメント形とする。
のコラムデコーダ回路の構成を示す第１図によって説明
する。なお、図中の絶縁デーｌ−電界効果ｌ・ランジス
タ（以下ＦＥＴと称す）はすべてＮチャンネルエンハン
スメント形とする。
ダイナミックＲＡＭのコラムデコーダの中で、ビットラ
インＢＬに接続されたメモリセルに欠陥があるものとし
、予備ビットラインＳＢＬは図示しない予備メモリセル
に接続されている。
インＢＬに接続されたメモリセルに欠陥があるものとし
、予備ビットラインＳＢＬは図示しない予備メモリセル
に接続されている。
ビットラインＢＬはＦ Ｅ Ｔ Ｑ １のソースに接続
され、予備ビットラインＳＢＬばＦ Ｅ Ｔ Ｑ ２の
ソスに接続されている。Ｆ Ｅ Ｔ Ｑ 、およびＱ２
のドレインはともに入出力線Ｉ１０に接続されている。
され、予備ビットラインＳＢＬばＦ Ｅ Ｔ Ｑ ２の
ソスに接続されている。Ｆ Ｅ Ｔ Ｑ 、およびＱ２
のドレインはともに入出力線Ｉ１０に接続されている。
ＦＥＴＱ、のゲートはノードＮ２に接続され１．ノドＮ
２はプログラム素子（以下ヒユーズと称す）Ｆ ＮＢの
一方の電極に、ヒユーズＦＮ８の他方の電極はＦＥＴＱ
、のソースに接続されている。ＦＥＴＱ２のゲ−１・は
ノードＳ２に接続され、ノードｓ２はヒユーズＦ日日の
一方の電極に、ヒユーズＦ日Ｂの他方の電極はＦＥＴＱ
４のソースに接続されている。ＦＥＴＱ３のゲー１−は
ＦＥＴＱｓのドレインに、ＦＥＴＱ４のゲートはＦＥＴ
Ｑ６のドし・インに接続され、ＦＥＴＱ５およびＱ６の
ゲートは電源電圧■。。に接続されている。ＦＥＴＱ、
および。、のドレインには信号φ２が接続されている。
２はプログラム素子（以下ヒユーズと称す）Ｆ ＮＢの
一方の電極に、ヒユーズＦＮ８の他方の電極はＦＥＴＱ
、のソースに接続されている。ＦＥＴＱ２のゲ−１・は
ノードＳ２に接続され、ノードｓ２はヒユーズＦ日日の
一方の電極に、ヒユーズＦ日Ｂの他方の電極はＦＥＴＱ
４のソースに接続されている。ＦＥＴＱ３のゲー１−は
ＦＥＴＱｓのドレインに、ＦＥＴＱ４のゲートはＦＥＴ
Ｑ６のドし・インに接続され、ＦＥＴＱ５およびＱ６の
ゲートは電源電圧■。。に接続されている。ＦＥＴＱ、
および。、のドレインには信号φ２が接続されている。
Ｆ Ｅ Ｔ Ｑ ｓのソースはノードＮ１に接続され、
ノードＮ１にはＦＥＴＱ７のソースおよびＦ Ｅ Ｔ
Ｑ Ｎｏ−Ｑ Ｎｎのドレインが接続されている。Ｆ
Ｅ Ｔ Ｑ ｅのソースはノードＳｌに接続され、ノー
ドＳ、にはＦＥＴＱ８のソースおよびヒユーズＦ ＠（
１” Ｆ ｓ ２ ｎの一方の電極が接続されている。
ノードＮ１にはＦＥＴＱ７のソースおよびＦ Ｅ Ｔ
Ｑ Ｎｏ−Ｑ Ｎｎのドレインが接続されている。Ｆ
Ｅ Ｔ Ｑ ｅのソースはノードＳｌに接続され、ノー
ドＳ、にはＦＥＴＱ８のソースおよびヒユーズＦ ＠（
１” Ｆ ｓ ２ ｎの一方の電極が接続されている。
ヒユーズＦ ｓｏ”” Ｆ ｓｔｎの他方の電極はそれ
ぞれＦ Ｅ Ｔ Ｑ ｏ −Ｑ ｓ２ ｒｌのドレイン
に接続され、ＦＥＴＱ、、−Ｑ＠□。のゲ−１・にはそ
れぞれ図示しないアドレスバッファの出力信号（以下ア
ドレス信号と称す） Ａ ｏ 、Ｔ０＋ 、Ａ ｎ
ｒτ、が接続され、ソースは共通に接地電位Ｖ−に接
続されている。Ｆ Ｅ Ｔ Ｑ Ｎｌｌ −Ｑ Ｎｎの
ゲートにはアドレス信号（ＡＩおよびＴ１で示す）のう
ちの一方（ＡＩあるいはＴＩ）かが接続されている。図
中にはＡ１の場合、すなわちＡ。、Ａｏ、−・ Ａ 、
が接続された場合を示している。Ｆ Ｅ Ｔ Ｑ ｙｏ
〜Ｑ Ｎｎのソスは共通に接地電位■ｓｌｌに接続され
ている。ＦＥＴ Ｑ ７およびＱ８のゲートには信号φ
１が接続され、ドレインは電源電圧Ｖ ｃｃに接続され
ている。
ぞれＦ Ｅ Ｔ Ｑ ｏ −Ｑ ｓ２ ｒｌのドレイン
に接続され、ＦＥＴＱ、、−Ｑ＠□。のゲ−１・にはそ
れぞれ図示しないアドレスバッファの出力信号（以下ア
ドレス信号と称す） Ａ ｏ 、Ｔ０＋ 、Ａ ｎ
ｒτ、が接続され、ソースは共通に接地電位Ｖ−に接
続されている。Ｆ Ｅ Ｔ Ｑ Ｎｌｌ −Ｑ Ｎｎの
ゲートにはアドレス信号（ＡＩおよびＴ１で示す）のう
ちの一方（ＡＩあるいはＴＩ）かが接続されている。図
中にはＡ１の場合、すなわちＡ。、Ａｏ、−・ Ａ 、
が接続された場合を示している。Ｆ Ｅ Ｔ Ｑ ｙｏ
〜Ｑ Ｎｎのソスは共通に接地電位■ｓｌｌに接続され
ている。ＦＥＴ Ｑ ７およびＱ８のゲートには信号φ
１が接続され、ドレインは電源電圧Ｖ ｃｃに接続され
ている。
次に第１図の回路の動作を第１図および第１図の回路の
電圧波形図である第２図を用いて説明する。第２図（、
）は欠陥メモリセルを予備メモリセルで置換する前、第
２図（ｂ）は置換後の電圧波形図である。
電圧波形図である第２図を用いて説明する。第２図（、
）は欠陥メモリセルを予備メモリセルで置換する前、第
２図（ｂ）は置換後の電圧波形図である。
第２図において、時刻ｔＯＰｊｌでは信号φ、はＩＩ
Ｈ＋＋であり、ノードＮ８ば“Ｈ＋＋にプリチャジされ
ている。時刻ｔ２でアドレス信号Ｔ。、Ｔ、。
Ｈ＋＋であり、ノードＮ８ば“Ｈ＋＋にプリチャジされ
ている。時刻ｔ２でアドレス信号Ｔ。、Ｔ、。
・・・・、■、がｕ Ｈｎになるが、このとき、アトし
・ス信号Ａ。、Ａ□、・・・、Ａ７はＩ Ｌ １′のま
まであり、ノードＮ１は′Ｈ″に保たれる。したがって
、ＦＥＴＱ５はオフし、時刻Ｌ３で信号φ２が” Ｈ”
になると、セルフブートスｌ−ラップ効果により信号φ
２の電位がそのままノードＮ２に伝わりＦＥＴＱｌがオ
ンして、ピッ）・ラインＢＬが選択され入出力線Ｉ１０
と接続される。一方、時刻ｔ２でアドレス信号Ｔ。、−
λ−１，・−・・、Ｔ６が′Ｈ″になったとき、Ｆ Ｅ
Ｔ ＱＢ、 Ｑ−ｓ、−−２Ｑ−ｘ、１−ｘがオンし
てノードｓ１は放電され予備ビットラインＳＢＬば選択
されない。
・ス信号Ａ。、Ａ□、・・・、Ａ７はＩ Ｌ １′のま
まであり、ノードＮ１は′Ｈ″に保たれる。したがって
、ＦＥＴＱ５はオフし、時刻Ｌ３で信号φ２が” Ｈ”
になると、セルフブートスｌ−ラップ効果により信号φ
２の電位がそのままノードＮ２に伝わりＦＥＴＱｌがオ
ンして、ピッ）・ラインＢＬが選択され入出力線Ｉ１０
と接続される。一方、時刻ｔ２でアドレス信号Ｔ。、−
λ−１，・−・・、Ｔ６が′Ｈ″になったとき、Ｆ Ｅ
Ｔ ＱＢ、 Ｑ−ｓ、−−２Ｑ−ｘ、１−ｘがオンし
てノードｓ１は放電され予備ビットラインＳＢＬば選択
されない。
ビットラインＢＬに接続されたメモリセルに欠陥がある
場合には、ビットラインＢＬが予備ビットラインＳＢＬ
で置換される。このためには、ＦＥ Ｔ Ｑ −ｘ−Ｑ
−２ｎのゲー１〜の接続がＦＥＴＱＮ、〜Ｑ Ｎ１１の
ゲ−１〜の接続と同一になるように、ヒュズが切断され
る。第１図の場合には、ヒユーズＦＳｉｐ Ｆ １１３
ｙ ”’ ”’ Ｐ Ｆ ＠２゜が切断され、さらに、
ヒユーズＦ Ｎｉｌが切断される。切断後は時刻ｔ２に
おいてノードＮ、およびＳｌはともに′Ｈ”であるが、
時刻ｔ３で信号φ２が“Ｈ′′（こなると１．ノードｓ
２は“Ｈ′′になって予備ビットラインＳＢＬが選択さ
れる。ヒユーズＦ ＮＲが切断されているためノドＮ２
は“Ｈ”にならず、ビットラインＢ’Ｌは選択されない
。
場合には、ビットラインＢＬが予備ビットラインＳＢＬ
で置換される。このためには、ＦＥ Ｔ Ｑ −ｘ−Ｑ
−２ｎのゲー１〜の接続がＦＥＴＱＮ、〜Ｑ Ｎ１１の
ゲ−１〜の接続と同一になるように、ヒュズが切断され
る。第１図の場合には、ヒユーズＦＳｉｐ Ｆ １１３
ｙ ”’ ”’ Ｐ Ｆ ＠２゜が切断され、さらに、
ヒユーズＦ Ｎｉｌが切断される。切断後は時刻ｔ２に
おいてノードＮ、およびＳｌはともに′Ｈ”であるが、
時刻ｔ３で信号φ２が“Ｈ′′（こなると１．ノードｓ
２は“Ｈ′′になって予備ビットラインＳＢＬが選択さ
れる。ヒユーズＦ ＮＲが切断されているためノドＮ２
は“Ｈ”にならず、ビットラインＢ’Ｌは選択されない
。
次に、従来のヒユーズの形成方法をメモリセルとヒユー
ズの断面図である第３図を参照しながら説明する。
ズの断面図である第３図を参照しながら説明する。
第３図において、Ｐ型半導体基板１上に分離絶縁膜２が
形成される。次に、第１ゲート絶縁膜３を形成し、さら
に容量素子の一方の電極４となる第１ポリシリコンを形
成してバターニングを行う。
形成される。次に、第１ゲート絶縁膜３を形成し、さら
に容量素子の一方の電極４となる第１ポリシリコンを形
成してバターニングを行う。
次に、第２ゲート絶縁膜５を形成し、さらにスイッチン
グＦＥＴのゲ−１へ６およびヒユーズ７となる第２ポリ
シリコンを形成してバターニングを行う。次に、Ｎ型拡
散層８を形成するためのイオン注入を行い、さらに絶縁
膜９を形成する。次に埋め込みコンタク１−１０を形成
するため絶縁膜９のエツチングを行い、さらにビットラ
イン１１となる第３ポリシリコンを形成する。次に、絶
縁膜１２を形成し、さらにコノタクトホール１３，１４
゜１５を形成するため絶縁膜１２および９をエツチング
し、次に、アルミニウム層を形成した後バタニノグを行
って、スイッチングＦＥＴのゲート６と接続されたワー
ドライン１６およびヒユーズ７と接続された配線層１７
および１８を形成し、最後に絶縁膜１９を形成する。
グＦＥＴのゲ−１へ６およびヒユーズ７となる第２ポリ
シリコンを形成してバターニングを行う。次に、Ｎ型拡
散層８を形成するためのイオン注入を行い、さらに絶縁
膜９を形成する。次に埋め込みコンタク１−１０を形成
するため絶縁膜９のエツチングを行い、さらにビットラ
イン１１となる第３ポリシリコンを形成する。次に、絶
縁膜１２を形成し、さらにコノタクトホール１３，１４
゜１５を形成するため絶縁膜１２および９をエツチング
し、次に、アルミニウム層を形成した後バタニノグを行
って、スイッチングＦＥＴのゲート６と接続されたワー
ドライン１６およびヒユーズ７と接続された配線層１７
および１８を形成し、最後に絶縁膜１９を形成する。
前記のようにして第２ポリシリコンでヒユーズ７を形成
すると、ヒユーズ７とＰ型半導体基板１との間には、分
離絶縁膜２．第１ゲ−１・絶縁膜３゜第２ゲート絶縁膜
５の３層が形成される。一方、ヒユーズ７の上には絶縁
膜９，１２および１９の３層が形成される。
すると、ヒユーズ７とＰ型半導体基板１との間には、分
離絶縁膜２．第１ゲ−１・絶縁膜３゜第２ゲート絶縁膜
５の３層が形成される。一方、ヒユーズ７の上には絶縁
膜９，１２および１９の３層が形成される。
上記において、アルミニウムからなるワードライン１６
．配線層１７．１８上に絶縁膜１９を形成しているが、
さらにこの上に２層目の配線層（図示せず）を形成する
場合、絶縁膜１９を平坦化してから２層目の配線層を形
成すれば、２層目の配線層が段差によって断線したりす
る乙とがなくなる。しかし、絶縁膜１９の平坦化に際し
ては、高温処理を施す必要があるが、１層目の配線層１
６〜１８がアルミニウムであるため、融点が低く、この
ような処理を施す乙とができなかった。
．配線層１７．１８上に絶縁膜１９を形成しているが、
さらにこの上に２層目の配線層（図示せず）を形成する
場合、絶縁膜１９を平坦化してから２層目の配線層を形
成すれば、２層目の配線層が段差によって断線したりす
る乙とがなくなる。しかし、絶縁膜１９の平坦化に際し
ては、高温処理を施す必要があるが、１層目の配線層１
６〜１８がアルミニウムであるため、融点が低く、この
ような処理を施す乙とができなかった。
この発明は、上記のような従来の半導体メモリ装置の欠
点にかんがみてなされたもので、ビット線を周知の金属
珪化物とポリシリコンの２重層で形成し、ワード線をア
ルミニウムで形成することにより絶縁膜の平坦化ができ
、かつ配線層の抵抗を低くできる半導体メモリ装置を提
供することを目的としている。
点にかんがみてなされたもので、ビット線を周知の金属
珪化物とポリシリコンの２重層で形成し、ワード線をア
ルミニウムで形成することにより絶縁膜の平坦化ができ
、かつ配線層の抵抗を低くできる半導体メモリ装置を提
供することを目的としている。
次ニコの発明の一実施例について、メモリセルおよびヒ
ユーズの断面図である第４図を参照しながら説明する。
ユーズの断面図である第４図を参照しながら説明する。
なお、第４図において第３図と同−Ｓ分には同一符号を
付してあり、ピットライノ１１はポリシリコンｌｌａと
金属珪化物１１ｂの２重層で形成されている。ヒユーズ
２０は絶縁膜９を形成した後、ビットライン１１と同時
にポリシリコン２０ａと金属珪化物２０ｂによって形成
される。また、コンタクトホール２１および２２は絶縁
膜１２のみをエツチングして形成される。
付してあり、ピットライノ１１はポリシリコンｌｌａと
金属珪化物１１ｂの２重層で形成されている。ヒユーズ
２０は絶縁膜９を形成した後、ビットライン１１と同時
にポリシリコン２０ａと金属珪化物２０ｂによって形成
される。また、コンタクトホール２１および２２は絶縁
膜１２のみをエツチングして形成される。
したがって、アルミニウムで形成された配線層１７およ
び１８は第３ポリシリコノで形成されたヒユーズ２０と
接続される。
び１８は第３ポリシリコノで形成されたヒユーズ２０と
接続される。
上記のようにビットライン１１をポリシリコン１１ａと
金属珪化物１１ｂとの２重層で形成すると、金属珪化物
１１ｂの下面との反応がポリシリコンｌｌａで抑えられ
、しかも金属珪化物１１ｂの低抵抗の特性を生かすこと
ができる。
金属珪化物１１ｂとの２重層で形成すると、金属珪化物
１１ｂの下面との反応がポリシリコンｌｌａで抑えられ
、しかも金属珪化物１１ｂの低抵抗の特性を生かすこと
ができる。
なお、前記実施例ではダイナミックＲＡＭの場合を示し
たが、スタティックＲＡＭやＲＯＭであってもよい。
たが、スタティックＲＡＭやＲＯＭであってもよい。
また、前記実施例ではＦＥＴはＮチャンネルエンハノス
メント形としたが、いくつかのＦＥＴはデプレッション
形であってもよい。また、ＦＥＴはＰチャンネルやコン
プリ、メノタリＭＩＳであってもよい。
メント形としたが、いくつかのＦＥＴはデプレッション
形であってもよい。また、ＦＥＴはＰチャンネルやコン
プリ、メノタリＭＩＳであってもよい。
以上のように、この発明はピッ１〜ラインをポリシリコ
ンと金属珪化物との２重層で形成したので、ビットライ
ンを低抵抗に保ちながら基板と金属珪化物との反応が防
止され、しかも高温の熱処理にも耐えられるため、ビッ
トライン上の絶縁膜の平坦化を行うことができ、絶縁膜
上のワードラインにアルミニウムを用いても断線等を来
す乙とがない。したがって、ワードライン、ビットライ
ンがいずれも低抵抗化でき高速動作が可能となる。
ンと金属珪化物との２重層で形成したので、ビットライ
ンを低抵抗に保ちながら基板と金属珪化物との反応が防
止され、しかも高温の熱処理にも耐えられるため、ビッ
トライン上の絶縁膜の平坦化を行うことができ、絶縁膜
上のワードラインにアルミニウムを用いても断線等を来
す乙とがない。したがって、ワードライン、ビットライ
ンがいずれも低抵抗化でき高速動作が可能となる。
すなわち、ワードラインの容量は１本約５ｐＦであり、
ピッ１−ラインの容量は１本約０．３ｐＦであるので、
ワードラインの時定数とピッ１−ラインの時定数を同程
度にしようとすると、ワードラインの抵抗をビットライ
ンの抵抗約１７１７にする必要がある。ポリシリコノと
金属珪化物との２重層で形成したピッ１−ラインの抵抗
は約５Ω／口であるが、ワードラインを形成するアルミ
ニウムの抵抗は０．１Ω／口以下であるので、ワードラ
インにアルミニウムを使用し、このアルミニウムとポリ
シリコンゲートとを接続することでこの目的が達成され
、高信頼性、高歩留りの半導体メモリ装置を実現するこ
とができる。
ピッ１−ラインの容量は１本約０．３ｐＦであるので、
ワードラインの時定数とピッ１−ラインの時定数を同程
度にしようとすると、ワードラインの抵抗をビットライ
ンの抵抗約１７１７にする必要がある。ポリシリコノと
金属珪化物との２重層で形成したピッ１−ラインの抵抗
は約５Ω／口であるが、ワードラインを形成するアルミ
ニウムの抵抗は０．１Ω／口以下であるので、ワードラ
インにアルミニウムを使用し、このアルミニウムとポリ
シリコンゲートとを接続することでこの目的が達成され
、高信頼性、高歩留りの半導体メモリ装置を実現するこ
とができる。
第１図は従来のコラムデコーダの構成を示す等価回路図
、第２図（ａ）、（ｂ）は、第１図の各部の電圧波形図
、第３図は従来のメモリセルおよびヒユーズの断面図、
第４図はこの発明の一実施例のメモリセルの断面図であ
る。 図中、１はＰ型半導体基板、４ば電極、６はゲ１−１１
１はピットライノ、１１ａはポリシリコン、１１ｂは金
属珪化物、１６はワードライン、２０はヒユーズである
。 なお、各図中の同一符号は同一または相当部分をボす。 第 図
、第２図（ａ）、（ｂ）は、第１図の各部の電圧波形図
、第３図は従来のメモリセルおよびヒユーズの断面図、
第４図はこの発明の一実施例のメモリセルの断面図であ
る。 図中、１はＰ型半導体基板、４ば電極、６はゲ１−１１
１はピットライノ、１１ａはポリシリコン、１１ｂは金
属珪化物、１６はワードライン、２０はヒユーズである
。 なお、各図中の同一符号は同一または相当部分をボす。 第 図
Claims (1)
- 半導体基板に形成されたビットラインおよびポリシリコ
ンゲートが接続されたワードラインと、これらに関連し
て形成されたメモリセルとを備えた半導体メモリ装置で
あって、前記ワードラインがアルミニウムで形成され、
前記ビットラインがポリシリコンと金属珪化物の２重層
で形成されたことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186651A JPH02146767A (ja) | 1989-07-19 | 1989-07-19 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186651A JPH02146767A (ja) | 1989-07-19 | 1989-07-19 | 半導体メモリ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58206958A Division JPS6098665A (ja) | 1983-11-02 | 1983-11-02 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02146767A true JPH02146767A (ja) | 1990-06-05 |
Family
ID=16192306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1186651A Pending JPH02146767A (ja) | 1989-07-19 | 1989-07-19 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02146767A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5427382A (en) * | 1977-08-01 | 1979-03-01 | Nec Corp | Semiconductor integrated circuit device |
| JPS5583259A (en) * | 1978-12-19 | 1980-06-23 | Itt | Random access memory cell with polycrystalline bit wire |
-
1989
- 1989-07-19 JP JP1186651A patent/JPH02146767A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5427382A (en) * | 1977-08-01 | 1979-03-01 | Nec Corp | Semiconductor integrated circuit device |
| JPS5583259A (en) * | 1978-12-19 | 1980-06-23 | Itt | Random access memory cell with polycrystalline bit wire |
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