JPH02148228A - Ｃｐｕを含む電子機器の自己診断システム - Google Patents
Ｃｐｕを含む電子機器の自己診断システムInfo
- Publication number
- JPH02148228A JPH02148228A JP63302583A JP30258388A JPH02148228A JP H02148228 A JPH02148228 A JP H02148228A JP 63302583 A JP63302583 A JP 63302583A JP 30258388 A JP30258388 A JP 30258388A JP H02148228 A JPH02148228 A JP H02148228A
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- JP
- Japan
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- bus
- cpu
- self
- circuit
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- Pending
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- 238000004092 self-diagnosis Methods 0.000 title claims description 15
- 238000007689 inspection Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 2
- 101150065817 ROM2 gene Proteins 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＣＰＵを含む電子機器の自己診断システムに
係り、さらに詳しくいえば、そのシステム内のバス検査
をも可能とした自己診断システムに関するものである。
係り、さらに詳しくいえば、そのシステム内のバス検査
をも可能とした自己診断システムに関するものである。
第２図に例示されているように、ＣＰＵ（中央処理手段
）１と、そのプログラム実行回路であるＲＯＭ２．ＲＡ
Ｍ３およびＩ／Ｏポート４などはシステムバス５によっ
て互いに接続されている。
）１と、そのプログラム実行回路であるＲＯＭ２．ＲＡ
Ｍ３およびＩ／Ｏポート４などはシステムバス５によっ
て互いに接続されている。
この従来例において自己診断を行なうには、ＣＰＵＩか
らシステムバス５を介して検査ターゲットのＲＯＭ２．
ＲＡＭ３および工／○ボート４などにテストデータを与
え、ＣＰＵＩにてその応答データを見ることにより行な
われる。
らシステムバス５を介して検査ターゲットのＲＯＭ２．
ＲＡＭ３および工／○ボート４などにテストデータを与
え、ＣＰＵＩにてその応答データを見ることにより行な
われる。
これによれば、最小の構成でシステムを構築し得るとい
う点では評価されるが、システムバス５に欠陥（例えば
ハンダ付は部分のオープン、ショートなど）がある場合
には、ＲＯＭ、ＲＡＭ等へのアクセスができず、自己診
断自体が不能となってしまう。
う点では評価されるが、システムバス５に欠陥（例えば
ハンダ付は部分のオープン、ショートなど）がある場合
には、ＲＯＭ、ＲＡＭ等へのアクセスができず、自己診
断自体が不能となってしまう。
この発明は上記従来の欠点に鑑みなされたもので、その
目的は、システムバスを含めて自己診断が行なえるよう
にした自己診断システムを提供することにある。
目的は、システムバスを含めて自己診断が行なえるよう
にした自己診断システムを提供することにある。
上記目的を達成するため、この発明においては、ＣＰＵ
（中央処理手段）と、システムバスを介して同ＣＰＵに
接続されるＲＯＭ、ＲＡＭ、Ｉ／Ｏポートなどを含むプ
ログラム実行回路とを有し、動作モードに入るに先立っ
てＣＰＵによりプログラム実行回路を検査ターゲットと
してその動作チェックを行なう電子機器の自己診断シス
テムにおいて、 システムバスをＣＰＵバスと、検査ターゲットバスとに
分離し、それらの間にデータラッチ機能を有するバッフ
ァ回路と、バス接続回路とを並列的に介在させるととも
に、バッファ回路とバス接続回路を制御する制御部を設
け、ＣＰＵからテストデータを出力して、同データをバ
ッファ回路に保持させた上で検査ターゲット側に与え、
その応答データを上記バス接続回路を介して上記ＣＰＵ
に読み込むようにしている。
（中央処理手段）と、システムバスを介して同ＣＰＵに
接続されるＲＯＭ、ＲＡＭ、Ｉ／Ｏポートなどを含むプ
ログラム実行回路とを有し、動作モードに入るに先立っ
てＣＰＵによりプログラム実行回路を検査ターゲットと
してその動作チェックを行なう電子機器の自己診断シス
テムにおいて、 システムバスをＣＰＵバスと、検査ターゲットバスとに
分離し、それらの間にデータラッチ機能を有するバッフ
ァ回路と、バス接続回路とを並列的に介在させるととも
に、バッファ回路とバス接続回路を制御する制御部を設
け、ＣＰＵからテストデータを出力して、同データをバ
ッファ回路に保持させた上で検査ターゲット側に与え、
その応答データを上記バス接続回路を介して上記ＣＰＵ
に読み込むようにしている。
上記のように、ＣＰＵからのテストデータを一旦バッフ
ァ回路に保持させた上で検査ターゲットに与え、その応
答データを上記バス接続回路を介して上記ＣＰＵに読み
込むことにより、システムバスを含めて自己診断を行な
うことができる。
ァ回路に保持させた上で検査ターゲットに与え、その応
答データを上記バス接続回路を介して上記ＣＰＵに読み
込むことにより、システムバスを含めて自己診断を行な
うことができる。
以下、この発明の実施例を第１図を参照しながら詳細に
説明する。なお同図において、先に説明の従来例と同一
の部分には同一の参照符号が付けられている。
説明する。なお同図において、先に説明の従来例と同一
の部分には同一の参照符号が付けられている。
この自己診断システムにおいては、バス５はＣＰＵ側バ
ス５ａと、検査ターゲット側バス５ｂとに分けられ、そ
れらの間にデータラッチ機能を有するバッファ回路８と
、例えば■／○ポートからなるバス接続回路９とが互い
に並列的に介在されている。このバッファ回路８とバス
接続回路９はともに制御部１０により制御される。
ス５ａと、検査ターゲット側バス５ｂとに分けられ、そ
れらの間にデータラッチ機能を有するバッファ回路８と
、例えば■／○ポートからなるバス接続回路９とが互い
に並列的に介在されている。このバッファ回路８とバス
接続回路９はともに制御部１０により制御される。
また、ＣＰＵ側バス５ａには自己診断用のプログラムや
データを格納するためのＲＯＭ６およびＲＡＭ７が接続
されている。
データを格納するためのＲＯＭ６およびＲＡＭ７が接続
されている。
次に、このシステムの動作を説明する。ＣＰＵ１は、電
源投入時もしくはリセット回路１１からリセット信号を
受けたのち、ＲＯＭ６およびＲＡＭ７による自己診断プ
ログラムを実行する。
源投入時もしくはリセット回路１１からリセット信号を
受けたのち、ＲＯＭ６およびＲＡＭ７による自己診断プ
ログラムを実行する。
すなわち、この自己診断プログラムにおいては。
電源投入時もしくはリセット時、検査ターゲット側バス
５ｂはＣＰＵ側バス５ａから電気的に切り離されるとと
もに、ＣＰＵＩからテストデータが出力される。同テス
トデータは制御部１０からの制御信号に基づいてバッフ
ァ回路８に保持される６しかるのち、制御部１０からの
制御信号にてバス接続回路９を介してＣＰＵ側バス５ａ
と検査ターゲット側バス５ｂが電気的に接続され、検査
ターゲット側からの応答信号がＣＰＵＩに読み込まれる
。このようにして、検査ターゲット側バス５ｂのショー
ト、オープン等の検査が行なわれる。
５ｂはＣＰＵ側バス５ａから電気的に切り離されるとと
もに、ＣＰＵＩからテストデータが出力される。同テス
トデータは制御部１０からの制御信号に基づいてバッフ
ァ回路８に保持される６しかるのち、制御部１０からの
制御信号にてバス接続回路９を介してＣＰＵ側バス５ａ
と検査ターゲット側バス５ｂが電気的に接続され、検査
ターゲット側からの応答信号がＣＰＵＩに読み込まれる
。このようにして、検査ターゲット側バス５ｂのショー
ト、オープン等の検査が行なわれる。
次に、再びバス接続回路９がオフ、すなわちＣＰＵ側バ
ス５ａと検査ターゲット側バス５ｂが電気的に分離され
、今度はバッファ回路８を通して検査ターゲットのＲＯ
Ｍ２．ＲＡＭ３およびＩ／Ｏポート４などにテストデー
タが供給され、その検査が行なわれるゆ なお、上記実施例ではシステムバス５ｂの検査を行なっ
た上で、バッファ回路８を通して検査ターゲットのＲＯ
Ｍ２等を検査するようにしているが、その場合の応答信
号をバス接続回路９を介してＣＰＵＩに供給するように
してもよい。
ス５ａと検査ターゲット側バス５ｂが電気的に分離され
、今度はバッファ回路８を通して検査ターゲットのＲＯ
Ｍ２．ＲＡＭ３およびＩ／Ｏポート４などにテストデー
タが供給され、その検査が行なわれるゆ なお、上記実施例ではシステムバス５ｂの検査を行なっ
た上で、バッファ回路８を通して検査ターゲットのＲＯ
Ｍ２等を検査するようにしているが、その場合の応答信
号をバス接続回路９を介してＣＰＵＩに供給するように
してもよい。
以上説明したように、この発明によれば、システムバス
をＣＰＵ側に接続されるＣＰＵ側バスと、検査ターゲッ
ト側に接続されるターゲット側バスとに分離し、それら
の間にデータラッチ機能を有するバッファ回路と、バス
接続回路とを並列的に介在させるようにしたことにより
、システムバスを含めて信頼性の高い自己診断を行なう
ことができる。
をＣＰＵ側に接続されるＣＰＵ側バスと、検査ターゲッ
ト側に接続されるターゲット側バスとに分離し、それら
の間にデータラッチ機能を有するバッファ回路と、バス
接続回路とを並列的に介在させるようにしたことにより
、システムバスを含めて信頼性の高い自己診断を行なう
ことができる。
第１図はこの発明に係る自己診断システムの一実施例を
示したブロック線図、第２図は従来例を示したブロック
線図である。 図中、１はＣＰＵ、２．６はＲＯＭ、３．７はＲＡＭ、
５ａはＣＰＵ側バス、５ｂは検査ターゲット側バス、８
はバッファ回路、９はバス接続回路である。 特許出願人 日置電機株式会社
示したブロック線図、第２図は従来例を示したブロック
線図である。 図中、１はＣＰＵ、２．６はＲＯＭ、３．７はＲＡＭ、
５ａはＣＰＵ側バス、５ｂは検査ターゲット側バス、８
はバッファ回路、９はバス接続回路である。 特許出願人 日置電機株式会社
Claims (1)
- （１）ＣＰＵ（中央処理手段）と、システムバスを介し
て同ＣＰＵに接続されるＲＯＭ、ＲＡＭ、Ｉ／Ｏポート
などを含むプログラム実行回路とを有し、動作モードに
入るに先立って上記ＣＰＵにより上記プログラム実行回
路を検査ターゲットとしてその動作チェックを行なう電
子機器の自己診断システムにおいて、 上記システムバスをＣＰＵ側バスと、検査ターゲット側
バスとに分離し、それらの間にデータラッチ機能を有す
るバッファ回路と、バス接続回路とを並列的に介在させ
るとともに、上記バッファ回路とバス接続回路を制御す
る制御部を設け、上記ＣＰＵからテストデータを出力し
て、同データを上記バッファ回路に保持させた上で上記
検査ターゲット側に与え、その応答データを上記バス接
続回路を介して上記ＣＰＵに読み込むようにしたことを
特徴とするＣＰＵを含む電子機器の自己診断システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302583A JPH02148228A (ja) | 1988-11-30 | 1988-11-30 | Ｃｐｕを含む電子機器の自己診断システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302583A JPH02148228A (ja) | 1988-11-30 | 1988-11-30 | Ｃｐｕを含む電子機器の自己診断システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02148228A true JPH02148228A (ja) | 1990-06-07 |
Family
ID=17910726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63302583A Pending JPH02148228A (ja) | 1988-11-30 | 1988-11-30 | Ｃｐｕを含む電子機器の自己診断システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02148228A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61188637A (ja) * | 1985-02-15 | 1986-08-22 | Fujitsu Ltd | インサ−キツトエミユレ−タ |
-
1988
- 1988-11-30 JP JP63302583A patent/JPH02148228A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61188637A (ja) * | 1985-02-15 | 1986-08-22 | Fujitsu Ltd | インサ−キツトエミユレ−タ |
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