JPH02148751A - 半導体装置のパッド配置構造 - Google Patents
半導体装置のパッド配置構造Info
- Publication number
- JPH02148751A JPH02148751A JP30182688A JP30182688A JPH02148751A JP H02148751 A JPH02148751 A JP H02148751A JP 30182688 A JP30182688 A JP 30182688A JP 30182688 A JP30182688 A JP 30182688A JP H02148751 A JPH02148751 A JP H02148751A
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- Japan
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- pads
- input
- output
- pad
- semiconductor device
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000005259 measurement Methods 0.000 claims abstract description 24
- 239000000523 sample Substances 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の特性測定を行うためのパッドの配
置、特に入力バッドならびに出力パッド従来、半導体装
置は絶縁膜を介してバクシベーション膜開口部に測定パ
ッドを設けていた。この時の測定は、全パッドに対応し
て、測定用の針を配置したプローブカードを用いていた
。
置、特に入力バッドならびに出力パッド従来、半導体装
置は絶縁膜を介してバクシベーション膜開口部に測定パ
ッドを設けていた。この時の測定は、全パッドに対応し
て、測定用の針を配置したプローブカードを用いていた
。
しかしながら、前述のような全パッドに対応して測定用
の針を配置したグローブカードで測定した場合のプロー
ブカードは、半導体装置の高密度化が進み、出力数が増
え、なおかつパッド間の距離が短（なった場合、測定用
の針同士が接触してしまったり、物理的に針の配置が不
可能になるといった不都合が生じるという問題がある。
の針を配置したグローブカードで測定した場合のプロー
ブカードは、半導体装置の高密度化が進み、出力数が増
え、なおかつパッド間の距離が短（なった場合、測定用
の針同士が接触してしまったり、物理的に針の配置が不
可能になるといった不都合が生じるという問題がある。
また測定用のパッド数が多くなると、プローブカードの
製作が困難で針とパッド間の接続確率も著しく低下し、
接続不良により測定の効率が悪く、グローブカード自体
も高価になる。
製作が困難で針とパッド間の接続確率も著しく低下し、
接続不良により測定の効率が悪く、グローブカード自体
も高価になる。
本発明の目的は、以上の課題な改良し、高密度〔従来の
技術〕 である。
技術〕 である。
上記目的を達成するために、本発明は、入出力パッドを
ｎ回の平行移動により構成した場合、接触する測定用の
針はｎ分の１でよいことに着目し、下記記載の構成とす
る。
ｎ回の平行移動により構成した場合、接触する測定用の
針はｎ分の１でよいことに着目し、下記記載の構成とす
る。
半導体装置表面に配置した入力端子および出力端子のパ
ッドを用いて特性測定を行なう半導体装置のパッド配置
において、分割測定回数をｎ回としたとき、入力端子の
パッドは同一機能を有するパッドをｎ列もしくはｎ行の
複数箇所に設け、入力端子に対応する出力端子のパッド
を入力端子の列間隔もしくは行間隔に等しい間隔で配置
する。
ッドを用いて特性測定を行なう半導体装置のパッド配置
において、分割測定回数をｎ回としたとき、入力端子の
パッドは同一機能を有するパッドをｎ列もしくはｎ行の
複数箇所に設け、入力端子に対応する出力端子のパッド
を入力端子の列間隔もしくは行間隔に等しい間隔で配置
する。
なおここでｎは２以上の正の整数である。
以下、図面に基づいて本発明の詳細な説明する。第１図
は本発明の一実施例で例えば２分割測定の場合を示す。
は本発明の一実施例で例えば２分割測定の場合を示す。
半導体基板表面のスクライブライン１２で区画された領
域が、１つの半導体チップを示し、この半導体チップの
四角で示す部分はパッドを示し、斜線のあるパッド１２
６〜１２８は入力のパッドを示す。１０１〜１２２は出
力のパッドを示す。入力のパッド１２６と１２４゜１２
５と１２６，１２７と１２８は同一の信号が入力される
。入力端子群のパッド間の間隔量はｄで、出力端子はと
のｄに対応して分散配置される。
域が、１つの半導体チップを示し、この半導体チップの
四角で示す部分はパッドを示し、斜線のあるパッド１２
６〜１２８は入力のパッドを示す。１０１〜１２２は出
力のパッドを示す。入力のパッド１２６と１２４゜１２
５と１２６，１２７と１２８は同一の信号が入力される
。入力端子群のパッド間の間隔量はｄで、出力端子はと
のｄに対応して分散配置される。
第１回の測定において、測定用の針１４は実線１６で示
すごとく奇数番号のパッドに接触し、測定を行う。第２
回の測定においてはプローブカードはピッチｄだげ移動
し、破線１８で示す測定用の針のごと（偶数番号のパッ
ドに接触する。
すごとく奇数番号のパッドに接触し、測定を行う。第２
回の測定においてはプローブカードはピッチｄだげ移動
し、破線１８で示す測定用の針のごと（偶数番号のパッ
ドに接触する。
第２図は３分割測定の場合のパッド配置を示す。
２０１．２０２．２０６の組と２０４，２０５．２０６
の組と２０７．２０８，２０９の組は同一の機能を有す
る入力端子群のパッドを示し、２１０〜２１８は入力端
子群のピッチに対応して分散配置された出力端子のパッ
ドを示す。第１回の測定ではパッド２０１．２０４．２
０７．２１０．２１３．２１６が使用され、第２回にお
いては、パッド２０２．２０５．２０８．２１１．２１
４．２１７が使用され、第３回の測定においてはパッド
°２０６．２０６．２０９．２１２．２１５．２１８が
使用される。以上のように、本発明によれば、使用する
グローブカードの測定用の針の数は、ｎ回の分割測定に
おいて、ですみ、測定用の針の数を疎にし、プローブカ
ードの作成を容易にすることが可能となる。
の組と２０７．２０８，２０９の組は同一の機能を有す
る入力端子群のパッドを示し、２１０〜２１８は入力端
子群のピッチに対応して分散配置された出力端子のパッ
ドを示す。第１回の測定ではパッド２０１．２０４．２
０７．２１０．２１３．２１６が使用され、第２回にお
いては、パッド２０２．２０５．２０８．２１１．２１
４．２１７が使用され、第３回の測定においてはパッド
°２０６．２０６．２０９．２１２．２１５．２１８が
使用される。以上のように、本発明によれば、使用する
グローブカードの測定用の針の数は、ｎ回の分割測定に
おいて、ですみ、測定用の針の数を疎にし、プローブカ
ードの作成を容易にすることが可能となる。
以上の説明から明らかなように、本発明によれば入力バ
ッドならびに出力パッドが高密度に集積された半導体装
置の測定において、グローブカードを容易に作成可能と
し、複数回の分割測定によって同一のグローブカードで
全出力のチエツクを可能とすることができ、さらに、接
続確率を向上させ、測定の効率を上げ、グローブカード
な安価にすることができる。また、ここで用いた平行移
動の方向は、横方向でもよい。測定の分割数も実施例で
示した２回、３回に限定されず複数回の分割測定が可能
である。
ッドならびに出力パッドが高密度に集積された半導体装
置の測定において、グローブカードを容易に作成可能と
し、複数回の分割測定によって同一のグローブカードで
全出力のチエツクを可能とすることができ、さらに、接
続確率を向上させ、測定の効率を上げ、グローブカード
な安価にすることができる。また、ここで用いた平行移
動の方向は、横方向でもよい。測定の分割数も実施例で
示した２回、３回に限定されず複数回の分割測定が可能
である。
第１図および第２図はいずれも本発明のパッド配置を示
し、第１図は一実施例、第２図は他の実施例のそれぞれ
説明図である。 １２・・・・・・スクライブライン、 １４・・・・・・測定用の針、 １０１〜１２８．２０１〜２１８・・・・・・パッド。 第２図
し、第１図は一実施例、第２図は他の実施例のそれぞれ
説明図である。 １２・・・・・・スクライブライン、 １４・・・・・・測定用の針、 １０１〜１２８．２０１〜２１８・・・・・・パッド。 第２図
Claims (1)
- 半導体装置表面に配置した入力端子および出力端子のパ
ッドを用いて特性測定を行なう半導体装置のパッド配置
において、分割測定回数をｎ回としたとき、該入力端子
の該パッドは同一機能を有する前記パッドをｎ列もしく
はｎ行の複数箇所に設け、前記入力端子に対応する該出
力端子の前記パッドを前記入力端子の列間隔もしくは行
間隔に等しい間隔で配置することを特徴とする半導体装
置のパッド配置構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30182688A JPH02148751A (ja) | 1988-11-29 | 1988-11-29 | 半導体装置のパッド配置構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30182688A JPH02148751A (ja) | 1988-11-29 | 1988-11-29 | 半導体装置のパッド配置構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02148751A true JPH02148751A (ja) | 1990-06-07 |
Family
ID=17901628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30182688A Pending JPH02148751A (ja) | 1988-11-29 | 1988-11-29 | 半導体装置のパッド配置構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02148751A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0582605A (ja) * | 1991-09-24 | 1993-04-02 | Mitsubishi Electric Corp | 半導体集積回路素子およびウエハテスト検査方法 |
| JPH07201935A (ja) * | 1993-12-28 | 1995-08-04 | Nippon Maikuronikusu:Kk | プローブカード及び検査方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57113266A (en) * | 1980-12-29 | 1982-07-14 | Seiko Epson Corp | Wiring method for active matrix substrate |
| JPS63181339A (ja) * | 1987-01-22 | 1988-07-26 | Oki Electric Ind Co Ltd | 集積回路素子の検査方法 |
-
1988
- 1988-11-29 JP JP30182688A patent/JPH02148751A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57113266A (en) * | 1980-12-29 | 1982-07-14 | Seiko Epson Corp | Wiring method for active matrix substrate |
| JPS63181339A (ja) * | 1987-01-22 | 1988-07-26 | Oki Electric Ind Co Ltd | 集積回路素子の検査方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0582605A (ja) * | 1991-09-24 | 1993-04-02 | Mitsubishi Electric Corp | 半導体集積回路素子およびウエハテスト検査方法 |
| JPH07201935A (ja) * | 1993-12-28 | 1995-08-04 | Nippon Maikuronikusu:Kk | プローブカード及び検査方法 |
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