JPH02148760A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH02148760A JPH02148760A JP63301189A JP30118988A JPH02148760A JP H02148760 A JPH02148760 A JP H02148760A JP 63301189 A JP63301189 A JP 63301189A JP 30118988 A JP30118988 A JP 30118988A JP H02148760 A JPH02148760 A JP H02148760A
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- JP
- Japan
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- trench
- polycrystalline silicon
- insulating film
- semiconductor device
- silicon
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
Landscapes
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関し、半導体基板に
形成されたトレンチ溝のみを電気伝導体により埋め込む
プロセスの、より改善された方法を提供することを目的
としたものである。
形成されたトレンチ溝のみを電気伝導体により埋め込む
プロセスの、より改善された方法を提供することを目的
としたものである。
従来の技術
従来の半導体装置の製造方法においては、トレンチ溝の
形成された半導体基板を酸化した後に、多結晶シリコン
を上記半導体基板上に気相成長法により全面に堆積した
後に、リン拡散によりリンを上記多結晶シリコン中に拡
散することで上記多結晶シリコンの比抵抗を下げた後、
また第２の多結晶シリコンを上記多結晶シリンコ上に気
相成長法により全面に堆積し、同様な手段によりリン拡
散を行ない、上記第２の多結晶シリコンの比抵抗を下げ
るという工程を繰り返すことで、上記トレンチ溝を多結
晶シリコンで埋め込んだ後、エッチバック法により上記
トレンチ溝以外の部分に堆積された上記多結晶シリコン
を除去することで、上記トレンチ溝部分のみにリン拡散
のされた多結晶シリコンが形成されるという技術が知ら
れている。
形成された半導体基板を酸化した後に、多結晶シリコン
を上記半導体基板上に気相成長法により全面に堆積した
後に、リン拡散によりリンを上記多結晶シリコン中に拡
散することで上記多結晶シリコンの比抵抗を下げた後、
また第２の多結晶シリコンを上記多結晶シリンコ上に気
相成長法により全面に堆積し、同様な手段によりリン拡
散を行ない、上記第２の多結晶シリコンの比抵抗を下げ
るという工程を繰り返すことで、上記トレンチ溝を多結
晶シリコンで埋め込んだ後、エッチバック法により上記
トレンチ溝以外の部分に堆積された上記多結晶シリコン
を除去することで、上記トレンチ溝部分のみにリン拡散
のされた多結晶シリコンが形成されるという技術が知ら
れている。
発明が解決しようとする課題
しかしながら、トレンチ溝の幅が０．５μｍ程度になっ
た場合、リン拡散を行なった多結晶シリコンの比抵抗で
はトレンチ溝内部の抵抗が高くなり過ぎ、トレンチキャ
パシタの安定した動作が得られず、また、リン拡散を行
なう回数を増加すると工程が増加すると共に、リン拡散
の量が多くなるとリンを含んだ化合物の析出が発生し、
不良の原因となる。
た場合、リン拡散を行なった多結晶シリコンの比抵抗で
はトレンチ溝内部の抵抗が高くなり過ぎ、トレンチキャ
パシタの安定した動作が得られず、また、リン拡散を行
なう回数を増加すると工程が増加すると共に、リン拡散
の量が多くなるとリンを含んだ化合物の析出が発生し、
不良の原因となる。
また、多結晶シリコンを堆積した後エッチバックにより
トレンチ溝以外の多結晶シリコンを除去する必要があり
、工程数が多（なると共に、トレンチ溝の幅が微細化さ
れるに伴いエッチバックが難しくなり、歩留りも悪化す
るという問題を有していた。
トレンチ溝以外の多結晶シリコンを除去する必要があり
、工程数が多（なると共に、トレンチ溝の幅が微細化さ
れるに伴いエッチバックが難しくなり、歩留りも悪化す
るという問題を有していた。
本発明は、かかる点に鑑み、半導体基板に形成されたト
レンチ溝のみを電気伝導体により埋め込むプロセスのよ
り改善された方法を提供することを目的としたものであ
る。
レンチ溝のみを電気伝導体により埋め込むプロセスのよ
り改善された方法を提供することを目的としたものであ
る。
課題を解決するための手段
トレンチ溝を有する半導体基板上に絶縁膜を形成し、多
結晶シリコンあるいはアモルファスシリコンを上記トレ
ンチ溝にのみ形成した後、気相成長法により金属ハロゲ
ン化物と上記多結晶シリコンあるいはアモルファスシリ
コン、水素、シラン、ジクロルシラン、トリクロルシラ
ン、シリコンクロライドのうち少な（とも１つとの反応
により選択的に上記トレンチ溝部分のみに金属を堆積し
、上記トレンチ部分のみを埋め込むことを特徴とする半
導体装置の製造方法である。
結晶シリコンあるいはアモルファスシリコンを上記トレ
ンチ溝にのみ形成した後、気相成長法により金属ハロゲ
ン化物と上記多結晶シリコンあるいはアモルファスシリ
コン、水素、シラン、ジクロルシラン、トリクロルシラ
ン、シリコンクロライドのうち少な（とも１つとの反応
により選択的に上記トレンチ溝部分のみに金属を堆積し
、上記トレンチ部分のみを埋め込むことを特徴とする半
導体装置の製造方法である。
作用
本発明は、トレンチ溝に電気伝導体として気相成長法に
より金属ハロゲン化物を用い金属を堆積することにより
、比抵抗が従来の多結晶シリコンよりも充分に低いため
、０．５μｍ以下の幅を持ったトレンチ溝に対しても適
応することが可能であり、更に選択的にトレンチ溝にの
み金属が堆積されることにより、その後のエッチバック
の工程が必要ないため工程数が少なくなり、安定したプ
ロセスを提供することが可能となる。
より金属ハロゲン化物を用い金属を堆積することにより
、比抵抗が従来の多結晶シリコンよりも充分に低いため
、０．５μｍ以下の幅を持ったトレンチ溝に対しても適
応することが可能であり、更に選択的にトレンチ溝にの
み金属が堆積されることにより、その後のエッチバック
の工程が必要ないため工程数が少なくなり、安定したプ
ロセスを提供することが可能となる。
実施例
（実施例１）
以下実施例により詳細に説明する。第１図（Ａ）〜（Ｃ
）は本発明による半導体装置の作成方法の第１の実施例
を工程順に示したものである。
）は本発明による半導体装置の作成方法の第１の実施例
を工程順に示したものである。
（Ａ）トレンチ溝１及び絶縁膜３を有する半導体基板２
上の全面に気相成長法により多結晶シリコン４を堆積す
る。この時、トレンチ溝１の幅は例えば０．５μｍとし
、深さは４．０μｍとする。また、絶縁膜３の厚さは例
えば１０ｎｍとし、多結晶シリコン４の厚さは１１００
ｎとする。
上の全面に気相成長法により多結晶シリコン４を堆積す
る。この時、トレンチ溝１の幅は例えば０．５μｍとし
、深さは４．０μｍとする。また、絶縁膜３の厚さは例
えば１０ｎｍとし、多結晶シリコン４の厚さは１１００
ｎとする。
（Ｂ）その後、エツチングガスを半導体基板２に対し垂
直に入射することにより、多結晶シリコン４の異方性エ
ツチングを行なうことでトレンチ溝１の側壁にのみ多結
晶シリコン４を残存させる。
直に入射することにより、多結晶シリコン４の異方性エ
ツチングを行なうことでトレンチ溝１の側壁にのみ多結
晶シリコン４を残存させる。
この時、絶縁膜３上に多結晶シリコンが残らない条件を
選ぶ。
選ぶ。
（Ｃ）その後、気相成長法により、例えば６フツ化タン
グステン、シラン及び水素を用いて、上記トレンチ１に
のみタングステン５を堆積させる。
グステン、シラン及び水素を用いて、上記トレンチ１に
のみタングステン５を堆積させる。
この時例えば６フツ化タングステンのガス流量は１１０
５ＣＣ、シランのガス流量は５８ＣＣＭ、水素のガス流
量は１１００５ＣＣとし、０．１５ｔｏｒｒの真空中に
て行ない、反応温度は２５０℃とする。
５ＣＣ、シランのガス流量は５８ＣＣＭ、水素のガス流
量は１１００５ＣＣとし、０．１５ｔｏｒｒの真空中に
て行ない、反応温度は２５０℃とする。
（実施例２）
第２図（Ａ）〜（Ｃ）は、本発明による半導体装置の製
造方法の第２の実施例を工程順に示したものである。
造方法の第２の実施例を工程順に示したものである。
（Ａ）第１の実施例における（Ａ）の工程後、多結晶シ
リコン４上にレジストを均一に塗布する。
リコン４上にレジストを均一に塗布する。
（Ｂ）その後、全面をエツチングすることで絶縁膜３上
のみの多結晶シリコン４を除去した後に、トレンチ溝１
内部に残留したレジスト６を除去することで、トレンチ
溝１のみに多結晶シリコン４を形成する。
のみの多結晶シリコン４を除去した後に、トレンチ溝１
内部に残留したレジスト６を除去することで、トレンチ
溝１のみに多結晶シリコン４を形成する。
（Ｃ）第１の実施０例における（Ｃ）の工程と同じ手法
にて、トレンチ溝１のみに選択的にタングステン５を堆
積させる。
にて、トレンチ溝１のみに選択的にタングステン５を堆
積させる。
（実施例３）
第３図（Ａ）〜（Ｄ）は、本発明による半導体装置の製
造方法の第３の実施例を工程順に示したものである。
造方法の第３の実施例を工程順に示したものである。
（Ａ）絶縁膜７をマスクとして、ドライエツチングによ
り形成されたトレンチ溝１を有する半導体基板２上に絶
縁膜３を形成した後、全面に気相成長法により多結晶シ
リコン４を形成する。トレンチ溝１．絶縁膜３及び多結
晶シリコン４のサイズは第１の実施例の（Ａ）の工程と
同様とする。
り形成されたトレンチ溝１を有する半導体基板２上に絶
縁膜３を形成した後、全面に気相成長法により多結晶シ
リコン４を形成する。トレンチ溝１．絶縁膜３及び多結
晶シリコン４のサイズは第１の実施例の（Ａ）の工程と
同様とする。
（Ｂ）第１の実施例の（Ｂ）の工程と同様な手法によっ
て多結晶シリコン４をトレンチ溝１の側壁にのみ残存さ
せる。
て多結晶シリコン４をトレンチ溝１の側壁にのみ残存さ
せる。
（Ｃ）第２の実施例の（Ｃ）の工程と同様な手法によっ
て、トレンチ溝１にのみタングステン５を堆積させる。
て、トレンチ溝１にのみタングステン５を堆積させる。
（Ｄ）その後、全面をシリコン基板２が現われる迄、全
面エツチングし、平坦化を行なう。
面エツチングし、平坦化を行なう。
（実施例４〉
第４図（Ａ）〜（Ｃ）は、本発明による半導体装置の製
造方法の第４の実施例を工程順に示したものである。
造方法の第４の実施例を工程順に示したものである。
（Ａ）第３の実施例における（Ａ）の工程後、多結晶シ
リコン上にレジストを均一に塗布する。
リコン上にレジストを均一に塗布する。
（Ｂ）第２の実施例における（Ｂ）の工程と同様な手法
によって多結晶シリコン４をトレンチ溝１のみに形成す
る。
によって多結晶シリコン４をトレンチ溝１のみに形成す
る。
（、Ｃ）第１の実施例における（Ｃ）の工程と同様な手
法にて、トレンチ溝１のみに選択的にタングステン５を
堆積する。
法にて、トレンチ溝１のみに選択的にタングステン５を
堆積する。
（Ｄ）その後、実施例３の（Ｄ）の工程と同様な手法に
より、半導体基板２が現われる迄、全面エツチングし、
平坦化を行なう。
より、半導体基板２が現われる迄、全面エツチングし、
平坦化を行なう。
以上のように本実施例によれば、電気伝導体としてタン
グステン５を用いてトレンチ溝を選択的に埋め込むこと
により、比抵抗が従来の多結晶シリコンよりも充分に低
いため、０．５μｍ以下の幅を持ったトレンチ溝にも適
応することが可能であり、更に、選択的にトレンチ溝１
のみにタングステンを堆積することにより、工程が簡略
化され、トレンチキャパシタとして有用である。
グステン５を用いてトレンチ溝を選択的に埋め込むこと
により、比抵抗が従来の多結晶シリコンよりも充分に低
いため、０．５μｍ以下の幅を持ったトレンチ溝にも適
応することが可能であり、更に、選択的にトレンチ溝１
のみにタングステンを堆積することにより、工程が簡略
化され、トレンチキャパシタとして有用である。
なお、実施例として、トレンチ溝１の幅を０．５μｍと
し、深さを４．０μｍとしたが、それ以下のあるいはそ
れ以上の幅あるいは深さのトレンチ溝でも良く、また、
絶縁膜３の厚さを１０ｎｍとし、多結晶シリコン４の厚
さを１１００ｎとしたが、それ以外の厚さでも良い。ま
た、６フツ化タングステンガス、シランガス及び水素ガ
スを用いてタングステン５を堆積する時に、６フツ化タ
ングステンガスの流量をＩＯ８ＣＣＭ、シランガスの流
量を５ＳＣＣＭ、水素ガスの流量を１１００３ＣＣとし
、Ｏ，１５ｔｏｒｒの真空中で反応温度を２５０℃とし
たが、選択的にトレンチ溝１のみにタングステンが堆積
される条件ならば、それ以上あるいはそれ以下でも良く
、また、水素ガスの代わりにアルゴンガスあるいはヘリ
ウムガスのような不活性ガスを用いても良く、また、シ
ランの代わりにジクロルシラン、トリクロルシラン、シ
リコンクロライド等を用いても良い。また、多結晶シリ
コンの代わりにアモルファスシリコンを用いても良いし
、あるいはタングステンが選択的に堆積されるための核
となるものでも良、い。また、タングステンの代わりに
モリブデンなどの高融点金属を用いても良い。
し、深さを４．０μｍとしたが、それ以下のあるいはそ
れ以上の幅あるいは深さのトレンチ溝でも良く、また、
絶縁膜３の厚さを１０ｎｍとし、多結晶シリコン４の厚
さを１１００ｎとしたが、それ以外の厚さでも良い。ま
た、６フツ化タングステンガス、シランガス及び水素ガ
スを用いてタングステン５を堆積する時に、６フツ化タ
ングステンガスの流量をＩＯ８ＣＣＭ、シランガスの流
量を５ＳＣＣＭ、水素ガスの流量を１１００３ＣＣとし
、Ｏ，１５ｔｏｒｒの真空中で反応温度を２５０℃とし
たが、選択的にトレンチ溝１のみにタングステンが堆積
される条件ならば、それ以上あるいはそれ以下でも良く
、また、水素ガスの代わりにアルゴンガスあるいはヘリ
ウムガスのような不活性ガスを用いても良く、また、シ
ランの代わりにジクロルシラン、トリクロルシラン、シ
リコンクロライド等を用いても良い。また、多結晶シリ
コンの代わりにアモルファスシリコンを用いても良いし
、あるいはタングステンが選択的に堆積されるための核
となるものでも良、い。また、タングステンの代わりに
モリブデンなどの高融点金属を用いても良い。
発明の詳細
な説明したように、本発明によれば、電気伝導体として
金属を用いてトレンチ溝を埋め込むことにより、比抵抗
が従来の多結晶シリコンよりも充分低いため、０．５μ
ｍ以下の幅を持ったトレンチ溝であっても抵抗率がそれ
程高くならないため、トレンチキャパシタでの電気的な
遅延が起こらない。更に、気相成長法により選択的にト
レンチ溝のみに金属が堆積されるため、工程が簡略化さ
れ、その実用的効果は大きい。
金属を用いてトレンチ溝を埋め込むことにより、比抵抗
が従来の多結晶シリコンよりも充分低いため、０．５μ
ｍ以下の幅を持ったトレンチ溝であっても抵抗率がそれ
程高くならないため、トレンチキャパシタでの電気的な
遅延が起こらない。更に、気相成長法により選択的にト
レンチ溝のみに金属が堆積されるため、工程が簡略化さ
れ、その実用的効果は大きい。
第１図は実施例１にかかる半導体装置の製造工程断面図
、第２図は実施例２にかがる半導体装置の製造工程断面
図、第３図は実施例３にかかる半導体装置の製造工程断
面図、第４図は実施例４にかかる半導体装置の製造工程
断面図である。 １・・・・・・トレンチ溝、２・・・・・・半導体基板
、３・・・・・・絶縁膜、４・・・・・・多結晶シリコ
ン、５・・・・・・タングステン、６・・・・・・レジ
スト、７・・・・・・絶縁膜。 代理人の氏名 弁理士 粟野重孝 ほか１名図
、第２図は実施例２にかがる半導体装置の製造工程断面
図、第３図は実施例３にかかる半導体装置の製造工程断
面図、第４図は実施例４にかかる半導体装置の製造工程
断面図である。 １・・・・・・トレンチ溝、２・・・・・・半導体基板
、３・・・・・・絶縁膜、４・・・・・・多結晶シリコ
ン、５・・・・・・タングステン、６・・・・・・レジ
スト、７・・・・・・絶縁膜。 代理人の氏名 弁理士 粟野重孝 ほか１名図
Claims (2)
- （１）トレンチ溝を有する半導体基板のトレンチ溝内に
絶縁膜が存在し、上記トレンチ溝内の絶縁膜にそっての
み多結晶シリコン、あるいはアモルファスシリコンが存
在し、上記トレンチ溝の残りの部分がすべて金属により
埋め込まれた構造を特徴とする半導体装置。 - （２）トレンチ溝（分離溝）及び絶縁膜を有する半導体
基板において、上記トレンチにのみ多結晶シリコンある
いはアモルファスシリコンを形成した後、気相成長法に
より金属ハロゲン化物と上記多結晶シリコン、水素、シ
ラン、ジクロルシラン、トリクロルシラン、シリコンク
ロライドのうち少なくとも１つとの反応により選択的に
上記トレンチ溝部分のみに金属を堆積し、上記トレンチ
溝部分のみを埋め込むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63301189A JPH02148760A (ja) | 1988-11-29 | 1988-11-29 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63301189A JPH02148760A (ja) | 1988-11-29 | 1988-11-29 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02148760A true JPH02148760A (ja) | 1990-06-07 |
Family
ID=17893846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63301189A Pending JPH02148760A (ja) | 1988-11-29 | 1988-11-29 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02148760A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06196551A (ja) * | 1992-09-04 | 1994-07-15 | Internatl Business Mach Corp <Ibm> | 半導体構造の凹部領域上を平坦化する方法 |
| US5475257A (en) * | 1992-02-19 | 1995-12-12 | Nec Corporation | Semiconductor device having an improved low resistive contact |
| US5675173A (en) * | 1995-01-19 | 1997-10-07 | Kabushiki Kaisha Toshiba | Semiconductor device having a trench for isolating elements and a trench for applying a potential to a substrate |
| US6465888B2 (en) * | 2000-06-05 | 2002-10-15 | Chartered Semiconductor Manufacturing Ltd. | Composite silicon-metal nitride barrier to prevent formation of metal fluorides in copper damascene |
| JP2019145790A (ja) * | 2018-02-15 | 2019-08-29 | パナソニックＩｐマネジメント株式会社 | 容量素子、及び容量素子の製造方法 |
-
1988
- 1988-11-29 JP JP63301189A patent/JPH02148760A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5475257A (en) * | 1992-02-19 | 1995-12-12 | Nec Corporation | Semiconductor device having an improved low resistive contact |
| JPH06196551A (ja) * | 1992-09-04 | 1994-07-15 | Internatl Business Mach Corp <Ibm> | 半導体構造の凹部領域上を平坦化する方法 |
| US5675173A (en) * | 1995-01-19 | 1997-10-07 | Kabushiki Kaisha Toshiba | Semiconductor device having a trench for isolating elements and a trench for applying a potential to a substrate |
| US6465888B2 (en) * | 2000-06-05 | 2002-10-15 | Chartered Semiconductor Manufacturing Ltd. | Composite silicon-metal nitride barrier to prevent formation of metal fluorides in copper damascene |
| JP2019145790A (ja) * | 2018-02-15 | 2019-08-29 | パナソニックＩｐマネジメント株式会社 | 容量素子、及び容量素子の製造方法 |
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