JPH02148901A - 集積回路装置およびその実装方法 - Google Patents
集積回路装置およびその実装方法Info
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- JPH02148901A JPH02148901A JP63299700A JP29970088A JPH02148901A JP H02148901 A JPH02148901 A JP H02148901A JP 63299700 A JP63299700 A JP 63299700A JP 29970088 A JP29970088 A JP 29970088A JP H02148901 A JPH02148901 A JP H02148901A
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- Japan
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- wiring board
- line
- chip
- package
- integrated circuit
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/753—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between laterally-adjacent chips
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は１０ＧＨｚ以上の周波数領域の半導体集積回
路あるいは混成集積回路装置とその実装方法に関するも
のである。
路あるいは混成集積回路装置とその実装方法に関するも
のである。
従来、集積回路装置にはセラミックパッケージあるいは
メタルパッケージと、ワイヤボンディングによる接続技
術が用いられていた。第６図に従来の実装例を示す。
メタルパッケージと、ワイヤボンディングによる接続技
術が用いられていた。第６図に従来の実装例を示す。
この図で、１は多層セラミックあるいはメタルパッケー
ジ等のパッケージ、２は入出力の信号端子、３は電源供
給端子あるいはグランド端子、４はチップ搭載部である
。このパッケージ１のチップ搭載部４に半導体ＩＣチッ
プを搭載し、ボンデインクした状態の部分拡大断面図を
第７図に示す。
ジ等のパッケージ、２は入出力の信号端子、３は電源供
給端子あるいはグランド端子、４はチップ搭載部である
。このパッケージ１のチップ搭載部４に半導体ＩＣチッ
プを搭載し、ボンデインクした状態の部分拡大断面図を
第７図に示す。
第７図において、５は半導体ＩＣチップ（以下単にチッ
プという）、６はボンディングワイヤであ◆、電源供給
線のインピーダンスを下げるためのチップコンデンサ７
や線路を終端するためのチップ抵抗（図示せず）をチッ
プ５の直近に配置し、ボンディングする場合もある。第
７図でチップ５やチップコンデンサ７などをパッケージ
１に搭載する際に、機械的な条件や接着用材料が広がる
ために寸法余裕が必要であった。また、ボンディングす
る各端子の高さをそろえることが困難であった。
プという）、６はボンディングワイヤであ◆、電源供給
線のインピーダンスを下げるためのチップコンデンサ７
や線路を終端するためのチップ抵抗（図示せず）をチッ
プ５の直近に配置し、ボンディングする場合もある。第
７図でチップ５やチップコンデンサ７などをパッケージ
１に搭載する際に、機械的な条件や接着用材料が広がる
ために寸法余裕が必要であった。また、ボンディングす
る各端子の高さをそろえることが困難であった。
このような構造であるのでボンディングワイヤ６が長く
なるため、第８図に示すように寄生のイノ ンダクタンス８が発生する。このインダクタンスのため ■ ボンディングワイヤのインダクタンス８による電源
ラインやグランドラインにおける信号による共振現象が
起る。
なるため、第８図に示すように寄生のイノ ンダクタンス８が発生する。このインダクタンスのため ■ ボンディングワイヤのインダクタンス８による電源
ラインやグランドラインにおける信号による共振現象が
起る。
■ ボンディングワイヤのインダクタンス８等による信
号ラインのインピーダンス不整合が起る。
号ラインのインピーダンス不整合が起る。
■ ボンディングワイヤが長くなるために信号入出力線
間の容量結合による信号の漏れが起る。
間の容量結合による信号の漏れが起る。
（発明が解決しようとする課題）
これらの現象をＩＣの特性から見ると
■の共振現象による特性劣化は、アンプでは周波数特性
が平坦でなくなり、ゲインのピークや谷が生じる。この
ため動作が不安定になったり、位相特性が劣化する。論
理回路では波形が乱れ立上り立下りが遅くなる。これが
もつと極端な場合、発振に至り、回路動作をしなくなる
。
が平坦でなくなり、ゲインのピークや谷が生じる。この
ため動作が不安定になったり、位相特性が劣化する。論
理回路では波形が乱れ立上り立下りが遅くなる。これが
もつと極端な場合、発振に至り、回路動作をしなくなる
。
第９図に共振により、伝送特性５２１（ゲイン）に谷が
生じた例を示す。この谷の周波数ｆｄはボンディングワ
イヤのインダクタンスをＬ１チップのパッドの寄生容量
をＣとすると、１／（２πＦ［で）となる。このように
従来の技術では２〜５ＧＨｚ程度で共振を起こしやすか
った。
生じた例を示す。この谷の周波数ｆｄはボンディングワ
イヤのインダクタンスをＬ１チップのパッドの寄生容量
をＣとすると、１／（２πＦ［で）となる。このように
従来の技術では２〜５ＧＨｚ程度で共振を起こしやすか
った。
■のインピーダンス不整合による特性劣化は論理回路に
おける波形の立上り立ち下り時間の増大となり、アンプ
における歪の増大と反射雑音の発生によるＳ／Ｎ比の減
少となる。
おける波形の立上り立ち下り時間の増大となり、アンプ
における歪の増大と反射雑音の発生によるＳ／Ｎ比の減
少となる。
■の信号の漏れによる劣化は入力から出力へ帰還し、動
作が不安定となり、さらには発振を起こす。第１０図に
従来技術のアイソレーション特性の例を示す。５ＧＨｚ
程度で２０ｄＢ程度に劣化している。
作が不安定となり、さらには発振を起こす。第１０図に
従来技術のアイソレーション特性の例を示す。５ＧＨｚ
程度で２０ｄＢ程度に劣化している。
このように従来技術は超高周波、超広帯域、超高速の集
積回路の実装には欠点の多いものであった。
積回路の実装には欠点の多いものであった。
この発明は、デバイスの高速化、高周波化に対応できる
実装技術を提供することを目的としており、従来の問題
点であった実装ボンディングワイヤの寄生効果による集
積回路の性能劣化を除去した集積回路装置およびその実
装方法を提供することを目的とする。
実装技術を提供することを目的としており、従来の問題
点であった実装ボンディングワイヤの寄生効果による集
積回路の性能劣化を除去した集積回路装置およびその実
装方法を提供することを目的とする。
（課題を解決するための手段）
この発明にかかる集積回路装置は、メタル層とセラミッ
ク層の多層構造で形成されるか、あるいはメタル板の上
に積層されたセラミック層あるいは有機絶縁層と・メタ
ル層の多層構造で形成された共平面伝送線路、同軸線路
あるいはマイクロストリップ線路で構成された信号入出
力用の線路と、グランドとの間に大容量の静電容量をも
つ低インピーダンスの電源線と、低インダクタンスのグ
ランド線を有し、かつ半導体ＩＣチップを配置するため
の開孔部を有する配線板と、この配線板および半導体Ｉ
Ｃチップとを内部に接着した、パッケージとからなるも
のである。
ク層の多層構造で形成されるか、あるいはメタル板の上
に積層されたセラミック層あるいは有機絶縁層と・メタ
ル層の多層構造で形成された共平面伝送線路、同軸線路
あるいはマイクロストリップ線路で構成された信号入出
力用の線路と、グランドとの間に大容量の静電容量をも
つ低インピーダンスの電源線と、低インダクタンスのグ
ランド線を有し、かつ半導体ＩＣチップを配置するため
の開孔部を有する配線板と、この配線板および半導体Ｉ
Ｃチップとを内部に接着した、パッケージとからなるも
のである。
また、この発明の集積回路装置の実装方法は、配線板に
半導体ＩＣチップをボンディングした後、配線板とチッ
プとを同時にパッケージに挿入接着し、その後、配線板
の配線の端子間を導体で接続し、さらに、半導体ＩＣチ
ップの各端子と配線板の端子とを導体で接続するもので
ある。
半導体ＩＣチップをボンディングした後、配線板とチッ
プとを同時にパッケージに挿入接着し、その後、配線板
の配線の端子間を導体で接続し、さらに、半導体ＩＣチ
ップの各端子と配線板の端子とを導体で接続するもので
ある。
（作用）
この発明の集積回路装置は、電源線が大容量の静電容量
を有するため低インピーダンスとなり、また、配線板と
半導体ＩＣチップおよびパッケージの３点で構成できる
ため組立が簡単となる。
を有するため低インピーダンスとなり、また、配線板と
半導体ＩＣチップおよびパッケージの３点で構成できる
ため組立が簡単となる。
また、この発明の集積回路装置の実装方法によれば、位
置合せが容易で、寸法の余裕が少なくてよい。
置合せが容易で、寸法の余裕が少なくてよい。
第１図（ａ）、（ｂ）、（ｃ）にこの発明の第１の実施
例を示す。第１図（ａ）は配線板９の平面図、第１図（
ｂ）、 （Ｃ）は、第１図（ａ）のＡ−Ａ ’線、Ｂ−
Ｂ’線による断面とパッケージとの関係を示す図である
。なお、第１図（ａ）には第１図（ｂ）、（Ｃ）の接続
導体等１０は省略しである。信号入出力端子２、電源供
給端子３を有する従来技術のパッケージ１のなかに、こ
の発明の主要部をなす配線板９を入れ、ボンディングワ
イヤあるいはリボンあるいはこれに代る接続部材１０で
、チップ５と配線板９間と、配線板９とパッケージ１間
を接続する。配線板９はメタル基板１１の上にメタル層
とセラミック層あるいはメタル層とポリイミド層等を多
層に積層化して形成した多層構造の信号線部１２により
形成し、内部のチップ搭載位置にチップ５よりわずかに
大きい開孔部１３を設け、ボンディングワイヤをできる
だけ短くできるような構造と寸法とする。配線板９上の
信号線１４はインピーダンス整合がとれ、線間のアイソ
レーションを良くするように同軸線路あるいは共平面線
路とする。共平面線路には下部にグランド層を有する構
造や、上部にもグランド層（第１図（ａ）では省略）を
有するトリプレート型構造などが適用でき、これらの線
路は多層セラミックあるいは多層ポリイミド等の技術に
より形成できる。同軸線路はバイアホール技術により擬
似的同軸構造が実現でき、ポリイミドなどの有機絶縁膜
を用いる場合はフォト加工、エツチング技術による完全
な同軸構造が実現可能である。
例を示す。第１図（ａ）は配線板９の平面図、第１図（
ｂ）、 （Ｃ）は、第１図（ａ）のＡ−Ａ ’線、Ｂ−
Ｂ’線による断面とパッケージとの関係を示す図である
。なお、第１図（ａ）には第１図（ｂ）、（Ｃ）の接続
導体等１０は省略しである。信号入出力端子２、電源供
給端子３を有する従来技術のパッケージ１のなかに、こ
の発明の主要部をなす配線板９を入れ、ボンディングワ
イヤあるいはリボンあるいはこれに代る接続部材１０で
、チップ５と配線板９間と、配線板９とパッケージ１間
を接続する。配線板９はメタル基板１１の上にメタル層
とセラミック層あるいはメタル層とポリイミド層等を多
層に積層化して形成した多層構造の信号線部１２により
形成し、内部のチップ搭載位置にチップ５よりわずかに
大きい開孔部１３を設け、ボンディングワイヤをできる
だけ短くできるような構造と寸法とする。配線板９上の
信号線１４はインピーダンス整合がとれ、線間のアイソ
レーションを良くするように同軸線路あるいは共平面線
路とする。共平面線路には下部にグランド層を有する構
造や、上部にもグランド層（第１図（ａ）では省略）を
有するトリプレート型構造などが適用でき、これらの線
路は多層セラミックあるいは多層ポリイミド等の技術に
より形成できる。同軸線路はバイアホール技術により擬
似的同軸構造が実現でき、ポリイミドなどの有機絶縁膜
を用いる場合はフォト加工、エツチング技術による完全
な同軸構造が実現可能である。
電源線はセラミックあるいは有機絶縁膜をうずくし、ま
た多層構造にすることにより、大容量のバイパスコンデ
ンサ１５を形成することもマきる。有機絶縁膜では、１
０μｍ厚位、セラミックでは５０μｍ厚位までうずくで
きるので１平方ｍｍあたり２〜３ｐＦは実現できる。グ
ランドはバイアホールでメタル基板１１と接続すること
によりチップ直近で接続することができ、低インピーダ
ンス化が図れる。ここで、配線板９を設計するときに信
号線部１２のボンディング端子の高さと電源線部のコン
デンサの上部接続端子の高さをチップのポンディングパ
ッドの高さとそろえることによりボンディングワイヤを
短くすることができる。
た多層構造にすることにより、大容量のバイパスコンデ
ンサ１５を形成することもマきる。有機絶縁膜では、１
０μｍ厚位、セラミックでは５０μｍ厚位までうずくで
きるので１平方ｍｍあたり２〜３ｐＦは実現できる。グ
ランドはバイアホールでメタル基板１１と接続すること
によりチップ直近で接続することができ、低インピーダ
ンス化が図れる。ここで、配線板９を設計するときに信
号線部１２のボンディング端子の高さと電源線部のコン
デンサの上部接続端子の高さをチップのポンディングパ
ッドの高さとそろえることによりボンディングワイヤを
短くすることができる。
半導体ＩＣチップ５の厚さは０．３〜０．４ｍｍ、高誘
電率基板によるバイパスコンデンサ１５の厚さは〜０．
２ｍｍであるので、メタル基板１１を厚さ０．２ｍｍ、
配線部の多層構造配線１２の厚さ０．１〜０．２ｍｍと
すれば良い。
電率基板によるバイパスコンデンサ１５の厚さは〜０．
２ｍｍであるので、メタル基板１１を厚さ０．２ｍｍ、
配線部の多層構造配線１２の厚さ０．１〜０．２ｍｍと
すれば良い。
チップ５の配線板９、パッケージ１との搭載順序は種々
可能である。
可能である。
（１）配線板９にチップ５をボンディングした後、配線
板９とチップ５を同時にパッケージ１に挿入接着し、そ
の後配線板９とパッケージ１の各端子２．３をボンディ
ングする方法、 （２）配線板９をパッケージ１に接着後チップ５を接着
し、ボンディングする方法である。
板９とチップ５を同時にパッケージ１に挿入接着し、そ
の後配線板９とパッケージ１の各端子２．３をボンディ
ングする方法、 （２）配線板９をパッケージ１に接着後チップ５を接着
し、ボンディングする方法である。
位置合わせが容易で寸法の余裕が小さくてよいことから
（１）が適する。ボンディング材としては従来からの
ボンディングワイヤ、ボンディングリボンのほかにＴ
Ａ Ｂ （Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉ
ｎｇ）技術が容易に適用でき、線長の減少、線幅の増大
などによりそのインダクタンスを大幅に減少させること
ができる。たとえば、通常の２５μφのボンディングワ
イヤでは１ｍｍ当り〜ｉｎＨのインダクタンスがあった
が１００μ幅、２５ｍｍ厚のリボン状のボンディング材
では０．５ｎＨ以下にすることができる。
（１）が適する。ボンディング材としては従来からの
ボンディングワイヤ、ボンディングリボンのほかにＴ
Ａ Ｂ （Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉ
ｎｇ）技術が容易に適用でき、線長の減少、線幅の増大
などによりそのインダクタンスを大幅に減少させること
ができる。たとえば、通常の２５μφのボンディングワ
イヤでは１ｍｍ当り〜ｉｎＨのインダクタンスがあった
が１００μ幅、２５ｍｍ厚のリボン状のボンディング材
では０．５ｎＨ以下にすることができる。
第２図（ａ）〜（Ｃ）に第２の実施例を示す。
これらの図は第１図（ａ）〜（Ｃ）にそれぞれ対応する
。第１図の第１の実施例では電源線を形成するメタルと
セラミックあるいはメタルと有機絶縁膜の多層構造で大
容量のバイパスコンデンサ１５を形成するものであった
が、高誘電率基板１６により形成されたコンデンサをメ
タル基板１１の上に接着し、高誘電率基板１６の上部電
極１７を電源線とする。この構造により、大容量のバイ
パスコンデンサ１５をチップ近くに接続でき、電源線の
インピーダンスを下げることができる。また、バイパス
コンデンサ１５の占有面積を小さくできるので実装を小
型化できるとともに、パッケージ１の空洞共振周波数を
下げることができる。
。第１図の第１の実施例では電源線を形成するメタルと
セラミックあるいはメタルと有機絶縁膜の多層構造で大
容量のバイパスコンデンサ１５を形成するものであった
が、高誘電率基板１６により形成されたコンデンサをメ
タル基板１１の上に接着し、高誘電率基板１６の上部電
極１７を電源線とする。この構造により、大容量のバイ
パスコンデンサ１５をチップ近くに接続でき、電源線の
インピーダンスを下げることができる。また、バイパス
コンデンサ１５の占有面積を小さくできるので実装を小
型化できるとともに、パッケージ１の空洞共振周波数を
下げることができる。
これまでアナログのアンプの場合について述べたが、多
端子の論理ＩＣやＬＳＩチップなどでチップ直近にバイ
パスコンデンサ１５を必要としない場合は、電源線を細
くて、その分、入出力信号線部を多くとり、多ピン化す
ることも可能である。
端子の論理ＩＣやＬＳＩチップなどでチップ直近にバイ
パスコンデンサ１５を必要としない場合は、電源線を細
くて、その分、入出力信号線部を多くとり、多ピン化す
ることも可能である。
第３図（ａ）、（ｂ）に第３の実施例を示す。
これらの図は第１図（ｂ）にそれぞれ対応する。
配線板９のメタル基板１１のチップ搭載用の開孔部１３
あるいは周辺部にテーバ１８あるいは段１９を設けて下
部のパッケージ１と接着される面でのチップ端面と配線
板端面あるいは配線板端面とパッケージ側壁との寸法余
裕を大きくする。これによりチップ５とパッケージ１、
配線板とパッケージとを接着用材で接着するとき、余分
な接着剤の逃げる部分をつくることができる。上部ボン
ディング面での寸法余裕を小さくシ、ボンディングの長
さを短くすることを可能とするものである。
あるいは周辺部にテーバ１８あるいは段１９を設けて下
部のパッケージ１と接着される面でのチップ端面と配線
板端面あるいは配線板端面とパッケージ側壁との寸法余
裕を大きくする。これによりチップ５とパッケージ１、
配線板とパッケージとを接着用材で接着するとき、余分
な接着剤の逃げる部分をつくることができる。上部ボン
ディング面での寸法余裕を小さくシ、ボンディングの長
さを短くすることを可能とするものである。
第４図に第４の実施例を示す。これは第１図（ｂ）に対
応する。配線板９の信号線部１４の上部グランドにメタ
ル板２０を接着したものである。これによりチップ５上
にグランド層を形成する。グランドが高周波で完全なも
のであれば信号の入出力間の一アイソレーションを向上
することができる。また、このメタル板２０によりチッ
プ５上の空間を小さく制御することにより空洞共振周波
数を高めることもできる。
応する。配線板９の信号線部１４の上部グランドにメタ
ル板２０を接着したものである。これによりチップ５上
にグランド層を形成する。グランドが高周波で完全なも
のであれば信号の入出力間の一アイソレーションを向上
することができる。また、このメタル板２０によりチッ
プ５上の空間を小さく制御することにより空洞共振周波
数を高めることもできる。
第５図（ａ）〜（Ｃ）に第５の実施例を示す。
これらの図は第１図（ａ）〜（Ｃ）にそれぞれ対応する
。第２図の第２の実施例において、高誘電率基板１６の
上部電極１７から直接チップ５にボンディングする構造
であったが、電源線を一度信号線部１２と同一の多層構
造部に中継端子２１を設け、これを通して高誘電率基板
１６上の電極に接続する方法である。これにより中継端
子２１でバタン幅を広げることができるので高屈電率基
板１６上のバタン形成精度を緩和できる。
。第２図の第２の実施例において、高誘電率基板１６の
上部電極１７から直接チップ５にボンディングする構造
であったが、電源線を一度信号線部１２と同一の多層構
造部に中継端子２１を設け、これを通して高誘電率基板
１６上の電極に接続する方法である。これにより中継端
子２１でバタン幅を広げることができるので高屈電率基
板１６上のバタン形成精度を緩和できる。
（発明の効果）
以上説明したようにこの発明は、メタル層とセラミック
層の多層構造で形成されるか、あるいはメタル板の上に
積層されたセラミック層あるいは有機絶縁層とメタル層
の多層構造で形成された共平面伝送線路、同軸線路ある
いはマイクロストリップ線路で構成された信号入出力用
の線路と、グランドとの間に大容量の静電容量をもつ低
インピーダンスの電源線と、低インダクタンスのグラン
ド線を有し、かつ半導体ＩＣチップを配置するための開
孔部を有する配線板と、この配線板および半導体ＩＣチ
ップとを内部に接着した、パッケージとからなるので、
論理集積回路においては高速動作化、動作波形の改善、
雑音余裕の増加がはかれ、アンプなどのアナログ集積回
路においては回路の高周波化、広帯域化、高利得化が図
れる。具体的には１０ＧＨｚ以上の安定な動作を達成す
ることができる。
層の多層構造で形成されるか、あるいはメタル板の上に
積層されたセラミック層あるいは有機絶縁層とメタル層
の多層構造で形成された共平面伝送線路、同軸線路ある
いはマイクロストリップ線路で構成された信号入出力用
の線路と、グランドとの間に大容量の静電容量をもつ低
インピーダンスの電源線と、低インダクタンスのグラン
ド線を有し、かつ半導体ＩＣチップを配置するための開
孔部を有する配線板と、この配線板および半導体ＩＣチ
ップとを内部に接着した、パッケージとからなるので、
論理集積回路においては高速動作化、動作波形の改善、
雑音余裕の増加がはかれ、アンプなどのアナログ集積回
路においては回路の高周波化、広帯域化、高利得化が図
れる。具体的には１０ＧＨｚ以上の安定な動作を達成す
ることができる。
また、この発明の実装方法は、配線板に半導体ＩＣチッ
プをボンディングした後、配線板とチップとを同時にパ
ッケージに挿入接着し、その後、配線板の配線の端子間
を導体で接続し、さらに、半導体ＩＣチップの各端子と
配線板の端子とを導体で接続するので、位置合せが容易
であり、寸法の余裕が小さくてよいため、全体の小型化
をはかれる利点がある。
プをボンディングした後、配線板とチップとを同時にパ
ッケージに挿入接着し、その後、配線板の配線の端子間
を導体で接続し、さらに、半導体ＩＣチップの各端子と
配線板の端子とを導体で接続するので、位置合せが容易
であり、寸法の余裕が小さくてよいため、全体の小型化
をはかれる利点がある。
第１図（ａ）、（ｂ）、（ｃ）、第２図（ａ）、（ｂ）
、（ｃ）はこの発明の第１．第２の実施例を示す平面図
およびそのＡ−Ａ’線による断面およびＢ−Ｂ ’線に
よる断面とパッケージとの関係を示す図、第３図（ａ）
、（ｂ）はこの発明の第３の実施例を示す要部の断面図
、第４図はこの発明の第４の実施例を示す要部の断面図
、第５図（ａ）、（ｂ）、（Ｃ）はこの発明の第５の実
施例を示す平面図、そのＡ−Ａ線による断面およびＢ−
Ｂ線による断面とパッケージとの関係を示す図、第６図
は従来の実装パッケージの一例を示す斜視図、第７図は
従来のパッケージの実装形態を説明するための要部の断
面図、第８図は同じく寄生インダクタンスの説明図、第
９図は同じくアンプの伝送特性を示す図、第１０図は同
じくアイソレーション特性例を示す図である。 図中、１は多層セラミックあるいはメタルパッケージ、
２は人出力の信号端子、３は電源供給あるいはグランド
端子、４はチップ搭載部、５はチップ、６はボンディン
グワイヤ、７はチップコンデンサ、８は寄生のインダク
タンス、９は配線板、１ｏは接続部材、１１はメタル基
板、１２は信号線部、１３はチップ搭載開孔部、１４は
信号線、１５はバイパスコンデンサ、１６は高８電率基
板、１７は電源線、１８はテーバ、１９は段、２ｏはメ
タル板、２１は中継端子である。 １７：ｔａｍ 第 図 第 図 般 メタル板 第５区 アイソし−シ１ン（（ＩＢ）
、（ｃ）はこの発明の第１．第２の実施例を示す平面図
およびそのＡ−Ａ’線による断面およびＢ−Ｂ ’線に
よる断面とパッケージとの関係を示す図、第３図（ａ）
、（ｂ）はこの発明の第３の実施例を示す要部の断面図
、第４図はこの発明の第４の実施例を示す要部の断面図
、第５図（ａ）、（ｂ）、（Ｃ）はこの発明の第５の実
施例を示す平面図、そのＡ−Ａ線による断面およびＢ−
Ｂ線による断面とパッケージとの関係を示す図、第６図
は従来の実装パッケージの一例を示す斜視図、第７図は
従来のパッケージの実装形態を説明するための要部の断
面図、第８図は同じく寄生インダクタンスの説明図、第
９図は同じくアンプの伝送特性を示す図、第１０図は同
じくアイソレーション特性例を示す図である。 図中、１は多層セラミックあるいはメタルパッケージ、
２は人出力の信号端子、３は電源供給あるいはグランド
端子、４はチップ搭載部、５はチップ、６はボンディン
グワイヤ、７はチップコンデンサ、８は寄生のインダク
タンス、９は配線板、１ｏは接続部材、１１はメタル基
板、１２は信号線部、１３はチップ搭載開孔部、１４は
信号線、１５はバイパスコンデンサ、１６は高８電率基
板、１７は電源線、１８はテーバ、１９は段、２ｏはメ
タル板、２１は中継端子である。 １７：ｔａｍ 第 図 第 図 般 メタル板 第５区 アイソし−シ１ン（（ＩＢ）
Claims (2)
- （１）セラミックパッケージあるいはメタルパッケージ
を用いた集積回路の装置において、 メタル層とセラミック層の多層構造で形成されるか、あ
るいはメタル板の上に積層されたセラミック層あるいは
有機絶縁層とメタル層の多層構造で形成された共平面伝
送線路、同軸線路あるいはマイクロストリップ線路で構
成された信号入出力用の線路と、グランドとの間に大容
量の静電容量をもつ低インピーダンスの電源線と、低イ
ンダクタンスのグランド線を有し、かつ半導体ＩＣチッ
プを配置するための開孔部を有する配線板と、この配線
板および前記半導体ＩＣチップとを内部に接着したパッ
ケージと、 からなることを特徴とする集積回路装置。 - （２）請求項（１）の集積回路装置において、配線板に
半導体ＩＣチップをボンディングした後、前記配線板と
チップとを同時にパッケージに挿入接着し、その後、前
記配線板の配線の端子間を導体で接続し、さらに、前記
半導体ＩＣチップの各端子と前記配線板の端子とを導体
で接続することを特徴とする集積回路装置の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299700A JPH02148901A (ja) | 1988-11-29 | 1988-11-29 | 集積回路装置およびその実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299700A JPH02148901A (ja) | 1988-11-29 | 1988-11-29 | 集積回路装置およびその実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02148901A true JPH02148901A (ja) | 1990-06-07 |
Family
ID=17875911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299700A Pending JPH02148901A (ja) | 1988-11-29 | 1988-11-29 | 集積回路装置およびその実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02148901A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5557144A (en) * | 1993-01-29 | 1996-09-17 | Anadigics, Inc. | Plastic packages for microwave frequency applications |
-
1988
- 1988-11-29 JP JP63299700A patent/JPH02148901A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5557144A (en) * | 1993-01-29 | 1996-09-17 | Anadigics, Inc. | Plastic packages for microwave frequency applications |
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