JPH02148985A

JPH02148985A - ビデオ信号処理回路

Info

Publication number: JPH02148985A
Application number: JP1137343A
Authority: JP
Inventors: Peter H Frencken; ペーテル・フベルタス・フレンケン; Antonius H H J Nillesen; アントニウス・ヘンドリクス・フベルタス・ヨゼフ・ニーレセン; Simon J Brand; シモン・ヤン・ブランド
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1988-06-02
Filing date: 1989-05-30
Publication date: 1990-06-07
Also published as: EP0344856B1; DE68909841T2; EP0344856A1; US4926260A; DE68909841D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はライン同期信号用の第１入力端子と、少なくと
も分周器を介してクロック信号発生器の出力端子に結合
される第２入力端子と、前記クロック信号発生器の制御
信号入力端子に結合される制御信号出力端子とを有して
いる位相検出器を具えているクロック信号発生回路を含
むビデオ信号処理回路に関するものである。

〔従来の技術〕

上述した種類のビデオ信号処理回路は欧州特許明細書第
７０４６５号から既知であり、この回路はビデオ信号の
フィールド周波数を高めるために用いられるメモリ回路
を具えている。このメモリ回路への書込み及び読取りは
単一のクロック信号発生器により発生されるクロック信
号から取出されるクロック信号によって行っている。

〔発明が解決しようとする課題〕

上述したようなビデオ信号処理回路をビデオレコーダか
らのビデオ信号を処理するのに用いる必要のある場合に
、位相検出器の出力信号を慣例のループフィルタ回路を
用いることにより満足のゆくようにフィルタリングする
ことは困難であることを確かめた。

本発明の目的は上述したような問題点を解決することに
ある。

〔課題を解決するための手段〕

本発明は冒頭にて述べた種類のビデオ信号処理回路にお
いて、前記位相検出器の制御信号出力端子と該位相検出
器の第２入力端子との間の信号通路に櫛形フィルタ回路
を組込み、該櫛形フィルタ回路によって、前記位相検出
器の第２入力端子に供給される信号の位相を、前記櫛形
フィルタ回路が同調する或る周波数での前記位相検出器
の出力信号における位相ジャンプに対して前記周波数と
は異なる周波数での前記出力信号における位相ジャンプ
に対するよりも速く制御するように構成したことを特徴
とする。

本発明はビデオレコーダによって供給されるビデオ信号
のライン同期信号パターンにおける偏差が、主として、
ビデオレコーダのヘッドドラムの回転速度によって決定
される周波数にて生ずると云う認識に基づいて成したも
のである。これらの偏差は平均位相に対する前記周波数
にて発生する位相ジャンプと見なすことができる。これ
らの位相ジャンプは位相検出器の出力に前記周波数のジ
ャンプ成分を発生し、この成分は櫛形フィルタ回路を通
過して、位相検出器の第２入力端子における信号の位相
を高速に補正する。この場合に、時定数が十分に大きい
慣例のループフィルタ回路は遅緩変動分を補正するのに
用いて、クロック信号発生器に対して妨害信号に不感応
な制御回路を得ることができる。

〔実施例〕

以下実施例について図面を参照して説明するに、第１図
に示す本発明によるビデオ信号処理回路では、処理すべ
きビデオ信号をアナログ−デジタル変換器３の入力端子
１に供給する。このアナログ−デジタル変換器３の出力
端子５から得られるデジタルビデオ信号を同期信号分離
回路９の入力端子７と、メモリ回路１３の入力端子１１
とに供給する。

メモリ回路１３は、例えばフィールド周波数の２倍化又
は雑音抑制用に用いることができ、このメモリ回路はこ
のように処理したビデオ信号を出力端子１５から供給す
る。

アナログ−デジタル変換器３及びメモリ回路１３の各ク
ロック信号入力端子１７及び１９はタロツク信号発生器
２３の出力端子２１からのタロツク信号を受信する。ク
ロック信号は、例えば累算タイプのものとするデジタル
発振器２５によって発生させる。

水晶発振器２７はデジタル発振器２５の入力端子２９に
周波数がｆｃの信号を供給し、この信号はデジタル発振
器２５のモジュロ−１加算器く図示せず）からの出力信
号を周期１／ｆｃだけ遅延させる。水晶発振器２７は信
号ｆｃを前記モジュロ−１加算器の一方の入力端子に供
給し、この加算器の他方の入力端子はクロック信号発生
器２３の制御信号入力端子３１に供給される値がｐの信
号を受信する。クロック信号発生器２３の出力端子２１
には、モジュロ−１加算器がその最終値の１に達する時
に常にクロック信号を発生し、従って、このクロック信
号の周波数はｐ−ｆｅとなる。

同期信号分離回路９の出力端子３３は位相検出器３７の
第１入力端子３５にライン同期信号を供給する。

位相検出器３７の第２入力端子３９は分周器４３の出力
端子４１から周波数がｐｆｃ／Ｎの信号を受信する。分
周器４３の入力端子４５をクロック信号発生器２３の出
力端子２１に接続する。

位相検出器３７の制御信号出力端子４７は位相検出器の
出力信号をループフィルタ回路５１の入力端子４９に供
給する。ループフィルタ回路５１の出力端子５３は前述
した信号値ｐをクロック信号発生器２３０入力端子３１
に供給する。

例えば慣例のタイプのものとすることのできるループフ
ィルタ回路５１は、入力端子４９から減衰器５５、加算
器６１の入力端子５７と出力端子５９及び加算器６７０
入力端子６３と出力端子６５を経て出力端子５３に至る
比例信号通路と、入力端子４７から減衰器６８、加算器
７３の入力端子６９と出力端子７１、加算器６１の別の
入力端子７５と出力端子５９及び加算器６７の入力端子
６３と出力端子６５を経て出力端子５３に至る積分信号
通路とを具えている。積分作動は１ライン期間の遅延を
する遅延回路７９を介して加算器７３の出力端子７１を
加算器７３の別の入力端子８１に結合させて行う。遅延
回路７９のクロック信号入力端子８３を遅延回路８５を
介して分周器４３の出力端子４１に接続する。遅延回路
８５の遅延時間は１／４　ライン周期よりも僅かに大き
く、例えば１ライン周期が６４μｓｅｃのテレビジョン
方式では１９μｓｅｃとする。加算器６７の他の入力端
子８７はクロック信号発生器２３の公称値を決定する公
称値発生器８９からのデジタル信号値ｐ０を受信する。

位相検出器３７の制御信号出力端子４７は櫛形フィルタ
回路９３の入力端子９１にも接続する。このフィルタ回
路９３は、ビデオレコーダのヘッドドラムの回転速度に
よって決定される周波数、例えば上述したテレビジョン
方式に対する多くのビデオレコーダの場合の２５Ｈ２の
周波数及びその高調波の振幅変動に対して、これらの振
幅変化の一部ΔＮを適切な方法で分周器４３の除算係数
補正信号入力端子９７に接続される出力端子９５に送給
すると共に、前記振幅変化の残部Δｐを加算器６７の第
３入力端子１０３に接続されるループフィルタ回路５１
の補正信号入力端子１０１に接続した出力端子９９に送
給する。

櫛形フィルタ９３の入力端子９１を減衰器１０７の入力
端子１０５に接続する。この減衰器の透過率は安定性の
理由からして例えばループフィルタ回路５１の比例信号
通路における減衰器５５の透過率よりも僅かに小さくす
る。減衰器１０７の出力端子１０９を減算回路１１３の
非反転入力端子１１１と、透過率が例えば１から減衰器
５８と６８の透過率の和を差引いた透過率を有する減衰
器１１５及び１ライン周期の遅延を呈する遅延回路１１
７を介して減算回路１１３の反転入力端子１１９　とに
接続する。遅延回路１１７のクロック信号入力端子１２
１を遅延回路８５に接続する。

減算回路１１３は出力端子１２３に信号を供給し、この
回路ではループフィルタ回路５１によるリンギング効果
を十分に抑圧して、これらの効果が櫛形フィルタ回路９
３を経てクロック信号発生器２３の制御に長期にわたっ
て及ばないようにする。

減算回路１１３の出力端子１２３を加算器１２７０入力
端子１２５に接続し、この加算器の別の入力端子１２９
を、この場合にはヘッドドラムが１画像周期当たり１回
転するから、１ライン周期の遅延を呈する遅延回路１３
１　と、１画像周期から１ライン周期を差引いた遅延を
呈する遅延回路１３３　とを介して加算器１２７の出力
端子１３５に接続する。遅延回路１３１ど１３３　との
接続点を適合化（整合）回路１３９の入力端子１３７に
接続する。この適合化回路１３９の出力端子１４１は値
ΔＮを、又出力端子１４３は値Δｐを櫛形フィルタ回路
９３の各出力端子９５及び９９にそれぞれ供給する。遅
延回路１３１及び１３３は遅延回路８５に接続されるク
ロック信号入力端子１４５及び１４７をそれぞれ有して
いる。

分周器４３の入力端子４５と出力端子４１との間にはカ
ウンタ回路１４９を組込み、この回路には入力端子１５
１から常に値Ｎをロードさせて、ゼロ値にまでカウント
ダウンさせる。この値Ｎは加算器１５５の出力端子１５
３にて得られる。加算器１５５の一方の入力端子は除算
係数補正信号入力端子９７から値ΔＮを受信し、又他方
の入力端子１５９は公称除算係数発生器１６１から値Ｎ
０を受信し、この加算値Ｎは分周器４３の公称除算係数
となる。

値Ｎ＝Ｎｏ＋ΔＮは整数とする必要があるから、櫛形フ
ィルタ回路９３の整合回路１３９は、ΔＮの値が常にこ
の整合回路１３９０入力端子１３７に発生する誤差値Ｅ
から取出される或る値の整数となるように形成する。斯
る誤差値Ｅを、Ｅ＝ｅ＋Δｐが成立するように２つの部
分ｅとΔｐとに分け、号入力端子１０１に供給する。

これは、櫛形フィルタ９３を通過する誤差値Ｅが位相検
出器３７の入力端子３５における信号に規則的に生ずる
位相ジャンプによって変動し、この位相ジャンプが実際
には斯る位相検出器３７０入力端子３５にあける信号の
周波数変化には関係せず、このために斯る位相ジャンプ
を分周器４３によって最良に補正することができると云
う認識に基づいている。ループフィルタ回路５１はクロ
ック信号発生器２３０周波数を補正する。

本例にて極めて良好な制御が得られるも、例えば誤差値
Ｅは所要に応じ前述した割合とは全く異なるか、又は多
少異なる割合でループフィルタ回路５１か、分周器４３
のいずれかに供給することができる。

図面では明瞭化のために種々の信号通路を単一の接続線
で示しであるが、実際の接続線の本数はその接続線に生
ずるデジタル信号を転送すべきビット数に適合させるこ
とは勿論である。

櫛形フィルタ９３を用いることによって、妨害信号を最
適に抑圧するようにループフィルタ回路５１を調整する
ことができ、それにも拘わらずビデオレコーダのヘッド
ドラムによって生ずる位相ジャンプを高速制御すること
ができる。

【図面の簡単な説明】

第１図は本発明によるビデオ信号処理回路の一例を示す
ブロック線図である。１・・・アナログ−デジタル変換器９・・・同期信号分離回路１１・・・メモリ回路２５・・・デジタル発振器３７・・・位相検出器５１・・・ループフィルタ６１、、６７・・・加算器７３・・・加算器８９・・・公称値発生器１０７・・・減衰器１１５・・・減衰器１２７・・・加算器１３９・・・整合回路１５５・・・加算器１６１・・・公称除算係数発生器２３・・・クロック信号発生器２７・・・水晶発振器４３・・・分周器５５・・・減衰器６８・・・減衰器７９、８５・・・遅延回路９３・・・櫛形フィルタ回路１１３・・・減算回路１１７・・・遅延回路１３１、１３３・・・遅延回路１４９・・・カウンタ回路

Claims

【特許請求の範囲】１、ライン同期信号用の第１入力端子と、少なくとも分
周器を介してクロック信号発生器の出力端子に結合され
る第２入力端子と、前記クロック信号発生器の制御信号
入力端子に結合される制御信号出力端子とを有している
位相検出器を具えているクロック信号発生回路を含むビ
デオ信号処理回路において、前記位相検出器の制御信号
出力端子と該位相検出器の第２入力端子との間の信号通
路に櫛形フィルタ回路を組込み、該櫛形フィルタ回路に
よって、前記位相検出器の第２入力端子に供給される信
号の位相を、前記櫛形フィルタ回路が同調する或る周波
数での前記位相検出器の出力信号における位相ジャンプ
に対して前記周波数とは異なる周波数での前記出力信号
における位相ジャンプに対するよりも速く制御するよう
に構成したことを特徴とするビデオ信号処理回路。２、前記櫛形フィルタ回路の出力端子を前記分周器の除
算係数補正信号入力端子に結合させたことを特徴とする
請求項１に記載のビデオ信号処理回路。３、前記クロック信号発生器の制御信号入力端子を比例
信号通路と積分信号通路との並列回路を具えているルー
プフィルタ回路を経て前記位相検出器の制御信号出力端
子に結合させ、前記ループフィルタ回路の補正信号入力
端子を前記櫛形フィルタ回路の出力端子に結合させたこ
とを特徴とする請求項２に記載のビデオ信号処理回路。