JPH02149447U - - Google Patents
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- Publication number
- JPH02149447U JPH02149447U JP5663889U JP5663889U JPH02149447U JP H02149447 U JPH02149447 U JP H02149447U JP 5663889 U JP5663889 U JP 5663889U JP 5663889 U JP5663889 U JP 5663889U JP H02149447 U JPH02149447 U JP H02149447U
- Authority
- JP
- Japan
- Prior art keywords
- output signal
- cpu
- circuit
- resistor
- port
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
Description
第１図は、本考案の実施例を示す回路図、第２
図は、実施例におけるタイムチヤート、第３図は
、他の実施例を示す回路図、第４図は、従来例の
フローチヤート、第５図は、他の従来例の回路図
である。 １，１ａ〜１ｅ……抵抗、２……Ｉ／Ｏポート
、ＳＯ……出力信号、ＳＲ……リセツト信号。
図は、実施例におけるタイムチヤート、第３図は
、他の実施例を示す回路図、第４図は、従来例の
フローチヤート、第５図は、他の従来例の回路図
である。 １，１ａ〜１ｅ……抵抗、２……Ｉ／Ｏポート
、ＳＯ……出力信号、ＳＲ……リセツト信号。
Claims (1)
- 【実用新案登録請求の範囲】 ＣＰＵにより制御される電子機器にバージヨン
に応じて実装されるＩ／Ｏの実装／未実装を検知
する回路において、 上記Ｉ／Ｏの出力信号をプルアツプする抵抗と
、 上記Ｉ／Ｏの出力信号をラツチするとともに上
記ＣＰＵにリードされるＩ／Ｏポートとを備えた
ことを特徴とするオプシヨンハードウエア検知回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5663889U JPH02149447U (ja) | 1989-05-17 | 1989-05-17 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5663889U JPH02149447U (ja) | 1989-05-17 | 1989-05-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02149447U true JPH02149447U (ja) | 1990-12-20 |
Family
ID=31580641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5663889U Pending JPH02149447U (ja) | 1989-05-17 | 1989-05-17 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02149447U (ja) |
-
1989
- 1989-05-17 JP JP5663889U patent/JPH02149447U/ja active Pending
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