JPH02150056A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02150056A JPH02150056A JP30470888A JP30470888A JPH02150056A JP H02150056 A JPH02150056 A JP H02150056A JP 30470888 A JP30470888 A JP 30470888A JP 30470888 A JP30470888 A JP 30470888A JP H02150056 A JPH02150056 A JP H02150056A
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- Japan
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- circuit
- terminal
- resistor
- input
- pull
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000012360 testing method Methods 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路のバーンイン（Ｂｕｒｎ−Ｉ
ｎ）試験に利用され、特に、バーンイン試験を効率的に
できるようにしたＴ Ａ Ｂ （Ｔａｐｅ Ａｕｔｏｍ
ａｔｅｄＢｏｎｄ ｉｎｇ）型式の半導体集積回路（以
下、ＴＡＢ製品という。）に関する。なお、本発明で入
出力回路とは、入力回路、出力回路あるいはその両者を
合わせたいわゆる入出力回路をいう。
ｎ）試験に利用され、特に、バーンイン試験を効率的に
できるようにしたＴ Ａ Ｂ （Ｔａｐｅ Ａｕｔｏｍ
ａｔｅｄＢｏｎｄ ｉｎｇ）型式の半導体集積回路（以
下、ＴＡＢ製品という。）に関する。なお、本発明で入
出力回路とは、入力回路、出力回路あるいはその両者を
合わせたいわゆる入出力回路をいう。
本発明は、トランジスタ素子を含む内部機能ブロック領
域と、この内部機能ブロック領域の周囲に配置された複
数の入出力回路とを備えた半導体集積回路において、 バーンイン試験時に、プルアップ抵抗を必要とする前記
入出力回路に、前記プルアップ抵抗を少なくとも一つの
外部制御端子に与えられる制御信号によりオンとなるス
イッチ回路を介して接続できるバーンイン制御手段を、
前記内部機能ブロック領域内に前記トランジスタ素子を
用いて構成することにより、 大面積の必要なパッド数を電Ｒ２個と前記外部制御端子
とすることができ、特に、ＴＡＢ製品とした場合に、多
ピン化および微細化されても、バーンイン試験を実施で
きるようにしたものである。
域と、この内部機能ブロック領域の周囲に配置された複
数の入出力回路とを備えた半導体集積回路において、 バーンイン試験時に、プルアップ抵抗を必要とする前記
入出力回路に、前記プルアップ抵抗を少なくとも一つの
外部制御端子に与えられる制御信号によりオンとなるス
イッチ回路を介して接続できるバーンイン制御手段を、
前記内部機能ブロック領域内に前記トランジスタ素子を
用いて構成することにより、 大面積の必要なパッド数を電Ｒ２個と前記外部制御端子
とすることができ、特に、ＴＡＢ製品とした場合に、多
ピン化および微細化されても、バーンイン試験を実施で
きるようにしたものである。
従来、ＴＡＢ製品のバーンイン試験は、ＩＬＢ（インナ
ー・リード・ボンディング）工程後金端子に行うか、入
力端子のみ行うか、または一部の入力端子のみ行うか等
のことがなされていた。
ー・リード・ボンディング）工程後金端子に行うか、入
力端子のみ行うか、または一部の入力端子のみ行うか等
のことがなされていた。
これらは、ＴＡＢ製品のビン数が少ないとき、またＩＬ
Ｂ工程後のＴＡＢテープ上のパッド寸法が大きいときに
は、これらで対応できた。
Ｂ工程後のＴＡＢテープ上のパッド寸法が大きいときに
は、これらで対応できた。
前述した従来のＴＡＢ製品のバーンイン試験では、少な
いピン数のときには対応できても、ＴＡＢ製品は、本来
超多ビンパッケージを目指しているため、１００ビン以
上のＴＡＢ製品が開発されるようになると、従来形式で
は大変なコストがかかり、現実的でなくなる。
いピン数のときには対応できても、ＴＡＢ製品は、本来
超多ビンパッケージを目指しているため、１００ビン以
上のＴＡＢ製品が開発されるようになると、従来形式で
は大変なコストがかかり、現実的でなくなる。
すなわち、ＩＬＢ工程後のＴＡＢテープ上のパッドに、
ポゴピンという特殊かつ精巧な針を立てて行う従来のシ
ステムでは、もはや、多ピンには対応できな（、ポゴピ
ン１本が数万円もするためコスト的にも合わない欠点が
ある。
ポゴピンという特殊かつ精巧な針を立てて行う従来のシ
ステムでは、もはや、多ピンには対応できな（、ポゴピ
ン１本が数万円もするためコスト的にも合わない欠点が
ある。
本発明の目的は、前記の欠点を除去することにより、Ｔ
ＡＢ製品がより多ピンになっても効率よく低コストでバ
ーンイン試験を実施できる構成を有するＴＡＢ型の半導
体集積回路を提供することにある。
ＡＢ製品がより多ピンになっても効率よく低コストでバ
ーンイン試験を実施できる構成を有するＴＡＢ型の半導
体集積回路を提供することにある。
本発明は、トランジスタ素子を含む内部機能ブロック領
域と、この内部機能ブロック領域の周囲に配置された複
数の入出力回路とを備えた半導体集積回路において、前
記入出力回路のプルアップ抵抗ならびにこのプルアップ
抵抗と電源間に挿入されたスイッチ回路とが、前記内部
機能ブロック領域内の前記トランジスタ素子を用いて構
成され、このスイッチ回路の開閉を制御する信号が与え
られる少なくとも一つの外部端子を設けたことを特徴と
する。
域と、この内部機能ブロック領域の周囲に配置された複
数の入出力回路とを備えた半導体集積回路において、前
記入出力回路のプルアップ抵抗ならびにこのプルアップ
抵抗と電源間に挿入されたスイッチ回路とが、前記内部
機能ブロック領域内の前記トランジスタ素子を用いて構
成され、このスイッチ回路の開閉を制御する信号が与え
られる少なくとも一つの外部端子を設けたことを特徴と
する。
バーンイン試験時、プルアップ抵抗の必要な入出力回路
には、外部制御端子に印加された例えば１”［、Ｊレベ
ルの制御信号によりスイッチ回路が「オン」となり、前
記プルアップ抵抗が挿入され、全端子の試験ができる。
には、外部制御端子に印加された例えば１”［、Ｊレベ
ルの制御信号によりスイッチ回路が「オン」となり、前
記プルアップ抵抗が挿入され、全端子の試験ができる。
そして、通常時は、前記外部制御端子に例えばｒＨＪレ
ベルの制御信号を印加することにより、前記スイッチ回
路は「オフ」となり前記プルアップ抵抗は前記入出力回
路から切り離されて正常動作を行う。
ベルの制御信号を印加することにより、前記スイッチ回
路は「オフ」となり前記プルアップ抵抗は前記入出力回
路から切り離されて正常動作を行う。
従って、ＴＡＢ製品にした場合、大面積の必要なパッド
は、電源ＶＤＤ端子と接地端子と、例えば外部制御端子
１個の３個だけでよいことになり、ＴＡＢ製品の多ピン
化ならび微細化がいくら進んでも、バーンイン試験を実
施することが可能となる。
は、電源ＶＤＤ端子と接地端子と、例えば外部制御端子
１個の３個だけでよいことになり、ＴＡＢ製品の多ピン
化ならび微細化がいくら進んでも、バーンイン試験を実
施することが可能となる。
以下、本発明実施例について図面を参照して説明する。
第１図は、本発明の第一実施例を示す模式的レイアウト
図、第２図はその入力回路、プルアップ抵抗およびスイ
ッチ回路とを示す回路図である。
図、第２図はその入力回路、プルアップ抵抗およびスイ
ッチ回路とを示す回路図である。
本発明実施例は、半導体チップ１上に形成され、トラン
ジスタ素子を含む内部機能ブロック領域２と、この内部
機能ブロック領域２の周囲に配置された複数の入出力回
路３とを備えた半導体集積回路において、 内部機能ブロック領域２の前記トランジスタ素子を用い
て構成された、入出力回路３のプルアップ抵抗４ならび
にこのプルアップ抵抗４と電源ＶＤＤ間に挿入されたス
イッチ回路５と、このスイッチ回路の開閉を制御する信
号が与えられる一つの外部制御端子６とを含んでいる。
ジスタ素子を含む内部機能ブロック領域２と、この内部
機能ブロック領域２の周囲に配置された複数の入出力回
路３とを備えた半導体集積回路において、 内部機能ブロック領域２の前記トランジスタ素子を用い
て構成された、入出力回路３のプルアップ抵抗４ならび
にこのプルアップ抵抗４と電源ＶＤＤ間に挿入されたス
イッチ回路５と、このスイッチ回路の開閉を制御する信
号が与えられる一つの外部制御端子６とを含んでいる。
なお、外部制御端子６はある特定の入出力回路３内に設
けられている。
けられている。
第２図によると、入力回路３ａは、ゲートが人力保護回
路８を介して入力端子７に接続され、ＰチャネルＭＯ３
）ランジスタ（以下、ＰＭＯ３Ｔという。）９と、Ｎチ
ャネルＭＯＳトランジスタ（以下、ＮＭＯ３Ｔという。
路８を介して入力端子７に接続され、ＰチャネルＭＯ３
）ランジスタ（以下、ＰＭＯ３Ｔという。）９と、Ｎチ
ャネルＭＯＳトランジスタ（以下、ＮＭＯ３Ｔという。
）１０とからなるＣＭＯ８構造のインバータ回路から構
成される。また、プルアップ抵抗４は、ゲートが接地さ
れドレインが入力端子７に接続されたＰＭＯ３ＴＩＩか
ら構成され、スイッチ回路５は、互いにソースおよびド
レインが接続されたＰＭＯ３Ｔ１２とＮＭＯ３Ｔ１３か
らなり、ＰＭＯ３Ｔ１２のゲートには外部制御端子６か
らの制御電圧Ｃ０ＮＴの反転制御電圧Ｃ０ＮＴが印加さ
れ、ＮＭＯ３Ｔ１３のゲートには制御電圧Ｃ０ＮＴが印
加されるように構成されたトランスミッション回路から
構成される。なお、出力回路や入出力回路についても同
様である。
成される。また、プルアップ抵抗４は、ゲートが接地さ
れドレインが入力端子７に接続されたＰＭＯ３ＴＩＩか
ら構成され、スイッチ回路５は、互いにソースおよびド
レインが接続されたＰＭＯ３Ｔ１２とＮＭＯ３Ｔ１３か
らなり、ＰＭＯ３Ｔ１２のゲートには外部制御端子６か
らの制御電圧Ｃ０ＮＴの反転制御電圧Ｃ０ＮＴが印加さ
れ、ＮＭＯ３Ｔ１３のゲートには制御電圧Ｃ０ＮＴが印
加されるように構成されたトランスミッション回路から
構成される。なお、出力回路や入出力回路についても同
様である。
本発明の特徴は、第１図において、第２図に示すような
プルアップ抵抗４およびスイッチ回路５と、外部制御端
子６とを設けたことにある。
プルアップ抵抗４およびスイッチ回路５と、外部制御端
子６とを設けたことにある。
本第二実施例の構造のＴＡＢ製品は、どんなに多ピン化
および微細化が進んでも、電源ＶＤＤ端子と、接地端子
と、外部制御端子６との３端子のみをＴＡＢテープ上に
特別なパッド寸法としておくだけで、全端子に確実に能
率的に、かつ安価にバーンイン試験が可能になる。
および微細化が進んでも、電源ＶＤＤ端子と、接地端子
と、外部制御端子６との３端子のみをＴＡＢテープ上に
特別なパッド寸法としておくだけで、全端子に確実に能
率的に、かつ安価にバーンイン試験が可能になる。
すなわち、外部制御端子６に「Ｌ」レベルの制御電圧を
印加することにより、スイッチ回路５が「オン」すると
、このとき全ての入出力回路３はスイッチ回路５を通し
てプルアップ抵抗４が挿入される。従って、電源ＶＤＤ
端子と接地端子に所定のレベルの電圧を印加し外部制御
端子６には「Ｌ」レベルの制御電圧を印加することによ
り、バーンイン試験が可能となる。
印加することにより、スイッチ回路５が「オン」すると
、このとき全ての入出力回路３はスイッチ回路５を通し
てプルアップ抵抗４が挿入される。従って、電源ＶＤＤ
端子と接地端子に所定のレベルの電圧を印加し外部制御
端子６には「Ｌ」レベルの制御電圧を印加することによ
り、バーンイン試験が可能となる。
反対に、外部制御端子６にｒ）（Ｊレベルの制御電圧を
印加すると、スイッチ回路５は「オフ」するため、入出
力回路３はプルアップ抵抗４の挿入されない通常の回路
となる。
印加すると、スイッチ回路５は「オフ」するため、入出
力回路３はプルアップ抵抗４の挿入されない通常の回路
となる。
第３図は本発明の第二実施例を示す模式的レイアウト図
である。
である。
本第二実施例は、第１図における第一実施例において、
プルアップ抵抗４およびスイッチ回路５ともに単独のブ
ロックとして接続されているものを、プルアップ抵抗を
必要とする入出力回路数に見合う分を、第４図に示すよ
うに、バーンイン制御回路１４として一つのブロックと
してまとめたものである。回路的な動作は第一実施例と
同様である。
プルアップ抵抗４およびスイッチ回路５ともに単独のブ
ロックとして接続されているものを、プルアップ抵抗を
必要とする入出力回路数に見合う分を、第４図に示すよ
うに、バーンイン制御回路１４として一つのブロックと
してまとめたものである。回路的な動作は第一実施例と
同様である。
本発明の特徴は、第３図において、第４図に示すバーン
イン制御回路１４と、外部制御端子６とを設けたことに
ある。
イン制御回路１４と、外部制御端子６とを設けたことに
ある。
本第二実施例によると、配線数が少なくなるとともにス
イッチ回路が１個でよいので、チップの小形化が図れる
利点がある。
イッチ回路が１個でよいので、チップの小形化が図れる
利点がある。
以上説明したように、本発明は、半導体集積回路の内部
機能ブロック領域に内蔵されているトランジスタ素子に
よって、入出力回路のプルアップ抵抗を構成し、さらに
このプルアップ抵抗と電源間にスイッチ回路を構成し、
このスイッチ回路の開閉を制御する外部制御端子を少な
くともひとつ備えることにより、ＴＡＢ製品がより多ピ
ン化、より微細化しても、安価で効率的にバーンイン試
験を実施できる効果がある。
機能ブロック領域に内蔵されているトランジスタ素子に
よって、入出力回路のプルアップ抵抗を構成し、さらに
このプルアップ抵抗と電源間にスイッチ回路を構成し、
このスイッチ回路の開閉を制御する外部制御端子を少な
くともひとつ備えることにより、ＴＡＢ製品がより多ピ
ン化、より微細化しても、安価で効率的にバーンイン試
験を実施できる効果がある。
第１図は本発明の第一実施例を示す模式的レイアウト図
。 第２図はその入力回路、プルアップ抵抗およびスイッチ
回路の一例を示す回路図。 第３図は本発明の第二実施例を示す模式的レイアウト図
。 第４図はそのバーンイン制御回路を示すブロック構成図
。 １・・・半導体チップ、２・・・内部機能ブロック領域
、３・・・入出力回路、３ａ・・・入力回路、４・・・
プルアップ抵抗、５・・・スイッチ回路、６・・・外部
制御端子、７・・・入力端子、８・・・入力保護回路、
９．１１．１２・・・ＰチャネルＭＯＳトランジスタ（
ＰＭＯ５Ｔ）、１０．１３・・・ＮチャネルＭＯ３）ラ
ンジスタ（ＮＭＯ３Ｔ）、１４・・・バーンイン制御回
路。
。 第２図はその入力回路、プルアップ抵抗およびスイッチ
回路の一例を示す回路図。 第３図は本発明の第二実施例を示す模式的レイアウト図
。 第４図はそのバーンイン制御回路を示すブロック構成図
。 １・・・半導体チップ、２・・・内部機能ブロック領域
、３・・・入出力回路、３ａ・・・入力回路、４・・・
プルアップ抵抗、５・・・スイッチ回路、６・・・外部
制御端子、７・・・入力端子、８・・・入力保護回路、
９．１１．１２・・・ＰチャネルＭＯＳトランジスタ（
ＰＭＯ５Ｔ）、１０．１３・・・ＮチャネルＭＯ３）ラ
ンジスタ（ＮＭＯ３Ｔ）、１４・・・バーンイン制御回
路。
Claims (1)
- 【特許請求の範囲】 １、トランジスタ素子を含む内部機能ブロック領域と、
この内部機能ブロック領域の周囲に配置された複数の入
出力回路とを備えた半導体集積回路において、 前記入出力回路のプルアップ抵抗ならびにこのプルアッ
プ抵抗と電源間に挿入されたスイッチ回路とが、前記内
部機能ブロック領域内の前記トランジスタ素子を用いて
構成され、 このスイッチ回路の開閉を制御する信号が与えられる少
なくとも一つの外部端子を設けた ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30470888A JPH02150056A (ja) | 1988-11-30 | 1988-11-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30470888A JPH02150056A (ja) | 1988-11-30 | 1988-11-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02150056A true JPH02150056A (ja) | 1990-06-08 |
Family
ID=17936256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30470888A Pending JPH02150056A (ja) | 1988-11-30 | 1988-11-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02150056A (ja) |
-
1988
- 1988-11-30 JP JP30470888A patent/JPH02150056A/ja active Pending
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