JPH0568103B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路に関し、特に、直流特
性チエツクに要する時間を短縮可能の半導体集積
回路に関する。

［従来の技術］ 半導体集積回路の直流特性のチエツクは入出力
端子の電圧及びそれを通過する電流を直流的に測
定して行う。従来の半導体集積回路についてその
直流特性をチエツクする場合には、フアンクシヨ
ンチエツク用のテストパターンを使用して所定の
入出力端子の電圧又は電流を測定する。例えば、
入力電圧マージンをチエツクする場合、入力端子
にフアンクシヨンチエツク用のテストパターンを
入力する。この場合に、テストパターンの入力電
圧として通常の動作時に入力する電圧（例えば、
ローレベルが0V、ハイレベルが5V）に対し、雑
音が混入した場合を考慮した電圧（例えば、ロー
レベルが2V、ハイレベルが3V）を印加する。入
力端子に直接関係している素子は、このような電
圧が印加された場合にも正常に動作することが保
証されるべきであり、従つて、入力端子にこの電
圧を印加した場合に出力端子から所定の出力が得
られるか否かにより、この素子の入力電圧マージ
ンの良否をチエツクする。

出力電流特性をチエツクする場合には、入力端
子にテストパターンを印加して測定しようとする
端子がテストパターンに基き所定のレベルとなつ
たときに、その端子の出力電流を測定する。

［発明が解決しようとする問題点］ しかしながら、従来の半導体集積回路において
は、直流特性のチエツクの場合に入力端子から入
力されたテストパターンは内部回路を経由して出
力端子から出力される。ところが、このような直
流特性のチエツクにより内部回路の異常を推定す
るということはできず、直流特性によつて判断す
ることができるのは入出力端子に直接関係する素
子の良否のみである。このように、内部回路の異
常を検出することができないにも拘らず、内部回
路があるために、直流特性をチエツクする際に、
所定の出力を得るための入力条件の設定が複雑に
なる。

例えば、入力電圧マージンをチエツクする場合
には、入力端子にテストパターンを印加して出力
端子から所定の出力がなされた場合の入力電圧を
測定するが、入力信号を変化させても内部回路の
論理によつては出力が変化しない場合がある。従
つて、所定の出力を得るためには、相当数のテス
トパターンを使用する必要がある。

また、当然のことながら、テスト開始後の早い
時期に全入力端子において信号レベルが変化する
ようにテストパターンが設定されているわけでは
ない。従つて、入力電圧マージンチエツクにおい
ては、全てのテストパターンを使用する必要があ
る。このテストパターンとしては通常、数万パタ
ーンのものが使用されるので、テストには長時間
が消費される。

また、出力電流特性のチエツクにおいても、測
定する出力端子が所定の出力レベルとなるまでテ
ストパターンを走らせる。このため、半導体集積
回路の機能にもよるが、論理深度が深い場合に
は、各出力端子毎に相当数のパターンを使用する
必要がある。しかも、出力のパターンが変化した
瞬間には、半導体集積回路の出力電圧が安定して
いないので、変化の直後の電流値によつて出力電
流特性をチエツクすることはできない。このた
め、状態が安定するまでの数十ミリ秒の待ち時間
の後に電流を測定する。同一のテストパターンに
より複数個の出力端子を測定することができない
場合のテスト時間は、出力端子毎に必要なテスト
パターン走行時間及び測定待ち時間（数十ミリ
秒）に出力端子数を乗じたものとなる。半導体集
積回路は通常出力端子としては数百の端子を有す
るので、そのテスト時間は長大なものとなる。

このように、従来の半導体集積回路において
は、その直流特性のチエツクには長時間を必要と
するという問題点がある。

本発明はかかる問題点に鑑みてなされたもので
あつて、その直流特性を短時間に測定可能の半導
体集積回路を提供することを目的とする。

［問題点を解決するための手段］ 本発明に係る半導体集積回路は、複数の入力端
子及び出力端子と、論理回路により構成される内
部回路と、前記複数の入力端子と内部回路との間
に夫々直列に接続される複数の入力バツフアと、
前記複数の出力端子と内部回路との間に夫々直列
に接続される複数の出力バツフアと、を有する半
導体集積回路において、テスト端子と、このテス
ト端子にテスト信号が入力された場合に前記入力
バツフアの出力端と前記出力バツフアの入力端と
を電気的に接続する第１の切替手段と、前記テス
ト端子にテスト信号が入力された場合に前記入力
バツフアの出力端と前記内部回路との間及び前記
内部回路と前記出力バツフアの入力端との間を電
気的に遮断する第２の切替手段とを有することを
特徴とする。

［作用］ 本発明においては、テスト端子に、例えば、ハ
イレベルの信号を入力すると、第１の切替手段に
より入力バツフアの出力端と出力バツフアの出力
端とが電気的に接続されると共に、第２の切替手
段により前記入力バツフアの出力端と内部回路と
の間及び前記内部回路と前記出力バツフアの入力
端との間が電気的に遮断される。これにより、入
力信号の変化は、内部回路に影響されず、入力バ
ツフア及び出力バツフアを介して出力端子に出力
されるので半導体集積回路の直流特性のチエツク
において、出力端子が所定の出力を得るために
は、入力端子に印加する入力パターンを数パター
ン変化させればよい。

［実施例］ 以下、添付の図面を参照して本発明の実施例に
ついて説明する。第１図は本発明の第１の実施例
に係る半導体集積回路を示す回路図である。入力
端子１と内部回路２５との間には入力バツフア１
び７７トランスミツシヨンゲート（以下、TGと
いう）７が直列接続されている。内部回路２５と
出力端子３との間にはTG１２及び出力バツフア
１９が直列に接続されている。入力バツフア１７
とTG７との接続点と、TG１２と出力バツフア
１９との接続点との間にTG８，１１が直列接続
されている。

TG７，８，１１，１２はいずれもPMOSトラ
ンジスタ及びNMOSトランジスタの並列接続体
により構成されており、TG７，１２のPMOSト
ランジスタのゲート及びTG８，１１のNMOSト
ランジスタのゲートには、テスト端子５から入力
され、入力バツフア２１，２２を介して出力され
る信号Ｔが入力される。一方、TG７，１２の
NMOSトランジスタ及びTG８，１２のPMOSト
ランジスタのゲートには、テスト端子５から入力
され、入力バツフア２１により反転される信号
が入力される。TG７，１２は信号Ｔがローレベ
ル（以下、“Ｌ”という）の場合に導通し、ハイ
レベル（以下、“Ｈ”という）の場合には導通を
遮断する。逆に、TG８，１１は信号Ｔが“Ｈ”
の場合に導通し、“Ｌ”の場合には導通を遮断す
る。このTG７，８によりセレクタ回路２６が構
成され、TG１１，１２によりセレクタ回路２８
が構成される。

次に、このように構成された半導体集積回路の
動作について説明する。いま、テスト端子５に
“Ｌ”信号を加えると、TG７及びTG１２は導通
状態、TG８及びTG１１は非導通状態となる。
従つて、入力端子１に印加される信号は、入力バ
ツフア１７及びTG７を介して内部回路２５に入
力され、内部回路２５の出力はTG１２及び出力
バツフア１９を介して出力端子３に出力される。
これは、通常の動作と同様であるので、入力端子
１にテストパダーンを入力することにより、フア
ンクシヨンテスト及び直流特性チエツク等が可能
である。

次に、テスト端子５を“Ｈ”にすると、TG
８，１１は導通し、TG７，１２は導通を遮断す
る。このため、入力端子１に入力される信号は入
力バツフア１７、TG８、TG１１及び出力バツ
フア１９を介して出力端子３に出力される。従つ
て、この場合においても、入力信号は入力バツフ
ア１７及び出力バツハア１９を通過するので入出
力の状態をチエツクする直流特性のチエツクは可
能である。例えば、入力バツフア１７の入力電圧
マージンのチエツクは、入力端子１に雑音の混入
を考慮した電圧（例えば、通常使用時に“Ｌ”が
0V、“Ｈ”が5Vである場合、例えば、“Ｌ”を2V
“Ｈ”を3V等の電圧とする）を印加し、出力端子
３から所定の出力電圧が得られるか否かにより判
断すればよい。本実施例においては、入力信号は
内部回路を通過せずに出力端子３に出力されるの
で、入力信号の“Ｌ”、“Ｈ”が変化すると、これ
に対応して出力信号の“Ｌ”、“Ｈ”も変化する。
このため、入力端子１に印加する電圧を、例え
ば、2V→3V→2Vのように数パターン変化させ
て、出力端子３がこれに対応して、例えば、0V
→5V→0Vと変化するか否かにより入力電圧マー
ジンをチエツクすればよい。このように、入力電
圧を数パターン変化させれば入力電圧マージンを
チエツクすることができ、テスト時間の大幅な短
縮が可能である。

同様にして、出力バツフア１９の出力電流特性
及び出力電圧特性のチエツクにおいても、入力信
号の変化に対応して出力信号は変化するので、入
力端子１への信号を数パターン変化させれば、出
力電流特性及び出力電圧特性をチエツクすること
ができる。従つて、短時間に出力電流特性及び出
力電圧特性をチエツクすることができる。

第２図は本発明の第２の実施例に係る半導体集
積回路を示す回路図である。第２図において第１
図と同一物には同一符号を付して説明を省略す
る。本実施例は入力端子数が出力端子数より多い
場合の例である。入力端子１と内部回路２５との
間に入力バツフア１７及びTG７が直列に接続さ
れており、また、入力端子２と内部回路２５との
間には入力バツフア１８及びTG９が直列に接続
されている。更に、内部回路２５と出力端子３と
の間にTG１２及び出力バツフア１９が直列接続
されている。入力バツフア１７とTG７との接続
点と、TG１２と出力バツフア１９との接続点と
の間にはTG８，１５，１１が直列に接続されて
おり、入力バツフア１８とTG９との接続点と、
TG１２と出力バツフア１９との接続点との間に
はTG１０，１６，１１が直列に接続されてい
る。TG７乃至１２及びTG１５，１６はPMOS
トランジスタ及びNMOSトランジスタの並列接
続体により構成され、TG７，９，１２のPMOS
トランジスタのゲートには、テスト端子５に入力
された信号Ｔが入力バツフア２１，２２を介して
入力され、TG７，９，１２のNMOSトランジス
タのゲートには、テスト端子５に入力された信号
Ｔが入力バツフア２１により反転されて信号と
なつて入力される。また、TG８，１０，１１の
NMOSトランジスタのゲートには、テスト端子
５に入力された信号Ｔが入力バツフア２１，２２
を介して入力され、TG８，１０，１１のPMOS
トランジスタのゲートには、テスト端子５から入
力され、入力バツフア２１により反転された信号
Ｔが入力される。そして、テスト端子６に入力さ
れた後、入力バツフア２３，２４を経た信号T₁
はTG１５のPMOSトランジスタのゲート及び
TG１６のNMOSトランジスタのゲートに入力さ
れ、また、テスト端子６に入力された後、入力バ
ツフア２３により反転された信号₁はTG１５の
NMOSトランジスタのゲート及びTG１６の
PMOSトランジスタのゲートに入力される。

テスト端子５が“Ｌ”の場合には、TG７，
９，１２は導通し、TG８，１０，１１は導通を
遮断する。テスト端子５が“Ｈ”の場合には、
TG８，１０，１１は導通し、TG７，９，１２
は導通を遮断する。テスト端子６が“Ｌ”の場合
には、TG１５は導通し、TG１６は導通を遮断
する。テスト端子６が“Ｈ”の場合には、TG１
６は導通し、TG１５は導通を遮断する。TG７，
８、TG９，１０，TG１１，１２及びTG１５，
１６により夫々セレクタ回路２６，２７，２８，
３０が構成される。

いま、テスト端子５が“Ｌ”の場合には、TG
７，９，１２が導通状態となるので、入力端子１
に入力される入力信号は入力バツフア１７及び
TG７を介して、また、入力端子２に入力される
入力信号は入力バツフア１８及びTG９を介して
夫々内部回路２５に入力される。そして、内部回
路２５の出力はTG１２及び出力バツフア１９を
介して出力端子３に出力される。これは、通常の
動作時と同様の信号の流れである。

次に、テスト端子５を“Ｈ”にすると、セレク
タ回路２６，２７により入力端子１，２の入力信
号は共にセレクタ回路３０に入力される。そして
セレクタ回路３０の主力はTG１１及び出力バツ
フア１９を介して出力端子３に出力される。従つ
て、出力端子３には、テスト端子６が“Ｌ”の場
合には入力端子１の入力信号が、“Ｈ”の場合に
は、入力端子２の入力信号が出力される。

このように、本実施例においても、テスト端子
５を“Ｈ”にすると、入力端子１，２の入力信号
は内部回路を通過することなく、入力バツフア１
７及び１８と出力バツフア１９とを経るだけで出
力端子３に出力されるので、第１の実施例と同様
に、直流特性は入力端子に入力するパターンを数
パターン変化させることによりチエツクすること
ができ、テスト時間を大幅に短縮することができ
る。

第３図は本発明の第３の実施例に係る半導体集
積回路を示す回路図である。第３図において第１
図と同一物には同一符号を付して説明を省略す
る。第３図に示す回路は出力端子数が入力端子数
より多い場合の例であり、第１図に示す回路に対
して、出力端子４、出力バツフア２０及びTG１
３，１４が付加されている。つまり、内部回路２
５と出力端子４との間にTG１４及び出力バツフ
ア２０が直列接続されており、TG１４と出力バ
ツフア２０との接続点と、TG８とTG１１との
接続点との間にTG１３が接続されている。TG
１３，１４はいずれもPMOSトランジスタ及び
NMOSトランジスタの並列接続体により構成さ
れており、テスト端子５が“Ｌ”の場合には、
TG１４は導通し、TG１３は導通を遮断する。
テスト端子５が“Ｈ”の場合には、TG１３は導
通し、TG１４は導通を遮断する。TG１３，１
４によりセレクタ回路２９が構成される。

本実施例においても、テスト端子５が“Ｌ”の
場合は通常動作時と同様の動作となり、テスト端
子５が“Ｈ”の場合には、入力信号は内部回路２
５を介すことなく、入力バツフア１７、セレクタ
回路２６，２８及び出力バツフア１９を介して、
また、入力バツフア１７、セレクタ回路２６，２
９及び出力バツフア２０を介して夫々出力端子
３，４に出力される。このため、本実施例におい
ても、入力信号を数パターン変化させることによ
りその直流特性をチエツクすることが可能であ
る。

［発明の効果］ 以上説明したように、本発明によれば、テスト
端子にテスト信号が入力されると、第１の切替手
段により入力バツフアの出力端と出力バツフアの
入力端とが電気的に接続されると共に、第２の切
替手段により前記入力バツフアの出力端と内部回
路との間及び前記内部回路と前記出力バツフアの
入力端との間が電気的に遮断されるので半導体集
積回路の直流特性を短時間にチエツクすることが
できる。特に、数百ピンのパツケージを有し、数
万パターンのテストパターンを有する半導体集積
回路において、そのテスト時間短縮に大きな効果
を有する。

【図面の簡単な説明】

第１図乃至第３図は本発明の第１乃至第３の実
施例に係る半導体集積回路を示す回路図である。 １，２；入力端子、３，４；出力端子、５，
６；テスト端子、７〜１６；トランスミツシヨン
ゲート（TG）、１７，１８，２１〜２４；入力
バツフア、１９，２０；出力バツフア、２５；内
部回路、２６〜３０；セレクタ回路。

Claims (1)

1. 【特許請求の範囲】 １ 複数の入力端子及び出力端子と、論理回路に
   より構成される内部回路と、前記複数の入力端子
   と内部回路との間に夫々直列に接続される複数の
   入力バツフアと、前記複数の出力端子と内部回路
   との間に夫々直列に接続される複数の出力バツフ
   アと、を有する半導体集積回路において、テスト
   端子と、このテスト端子にテスト信号が入力され
   た場合に前記入力バツフアの出力端と前記出力バ
   ツフアの入力端とを電気的に接続する第１の切替
   手段と、前記テスト端子にテスト信号が入力され
   た場合に前記入力バツフアの出力端と前記内部回
   路との間及び前記内部回路と前記出力バツフアの
   入力端との間を電気的に遮断する第２の切替手段
   と、 を有することを特徴とする半導体集積回路。