JPH02150962A - arithmetic device - Google Patents
arithmetic deviceInfo
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- JPH02150962A JPH02150962A JP63304883A JP30488388A JPH02150962A JP H02150962 A JPH02150962 A JP H02150962A JP 63304883 A JP63304883 A JP 63304883A JP 30488388 A JP30488388 A JP 30488388A JP H02150962 A JPH02150962 A JP H02150962A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、数置演算を行うための演算装置に関する。[Detailed description of the invention] Industrial applications The present invention relates to an arithmetic device for performing numerical arithmetic operations.
従来の技術 第３図は、従来の演算装置を示し、第２図は。Conventional technology FIG. 3 shows a conventional arithmetic device, and FIG.
第３図の加算付き乗算回路な示す。The multiplication circuit with addition shown in FIG. 3 is shown.
この加算付き乗算回路は第２図（ｂｌに示すように。This multiplication circuit with addition is shown in FIG. 2 (bl).
それぞれ４ビットのデータＸ ３−ｏ 、 Ｙ ３−ｏ
を乗算し。4-bit data X 3-o, Y 3-o respectively
Multiply.
この乗算結果の上位４ビットのデータに４ビットのデー
タＡＨ３−ｏを加算するとともに１乗算結果の下位４ビ
ットのデータに４ビットのデータＡＬａ−ｏ ＋ Ｂ
Ｌ ３−０ ？：加算し、その加算結果の上位ビットの
データＺＨ，ｏと下位４ビットのデータＺＬ３−０を出
力するように構成されている。4-bit data AH3-o is added to the upper 4-bit data of this multiplication result, and 4-bit data ALa-o + B is added to the lower 4-bit data of the 1 multiplication result.
L 3-0? : It is configured to add and output the upper bit data ZH, o and the lower 4 bit data ZL3-0 of the addition result.
第３図（ａｌは、４つの加算付き乗算回路１〜４を用い
た演算装置を示し、この演算装置は、第３図回に示すよ
うに、８ビットの被乗数データａ ７−０と８ビットの
乗数データｂ７−０を乗算し、１６ビットの乗算結果Ｐ
１５−０を出力するように構成されている。FIG. 3 (al indicates an arithmetic device using four multiplication circuits 1 to 4 with addition, and as shown in FIG. 3, 8-bit multiplicand data a 7-0 and 8-bit is multiplied by the multiplier data b7-0, and the 16-bit multiplication result P
15-0.
この演算装置の動作を説明すると、加算付き乗算回路１
は、下位４ビットの被乗数データａ ３−０と下位４ビ
ットの乗数データｂ ３−０を乗算し、この乗算結果の
上位４ビットのデータに４ビットのデータｒｏｏ００Ｊ
を加算するとともに１乗算結果の下位４ビットのデータ
に４ビットのデータｒ００００Ｊ 、ｒｏｏｏＯｊを加
算し、その加算結果の下位４ビットのデータを乗算結果
Ｐ １５−０の最下位の４ビットのデータＰ ３−０と
して出力する。To explain the operation of this arithmetic unit, the multiplication circuit with addition 1
multiplies the lower 4 bits of multiplicand data a 3-0 and the lower 4 bits of multiplier data b 3-0, and adds 4 bits of data roo00J to the upper 4 bits of this multiplication result.
At the same time, add 4-bit data r0000J and roooOj to the lower 4-bit data of the 1 multiplication result, and multiply the lower 4-bit data of the addition result to the lowest 4-bit data P of 15-0. Output as 3-0.
加算付き乗算回路２は、上位４ビットの被乗数データａ
７−４と下位４ビットの乗数データｂ ３−０を乗算し
、この乗算結果の上位４ビットのデータに４ビットのデ
ータ［０ＯＯＯＪを加算するとともに１乗算結果の下位
４ビットのデータに４ビットのデー・夕１００００Ｊ、
ｒｏ０００Ｊを加算する。The multiplier circuit 2 with addition uses the upper 4 bits of multiplicand data a
Multiply 7-4 by the lower 4 bits of multiplier data b 3-0, add 4 bits of data [0OOOJ to the upper 4 bits of this multiplication result, and add 4 bits to the lower 4 bits of the 1 multiplication result. day and evening 10,000J,
Add ro000J.
加算付き乗算回路３は、下位４ビットの被乗数データａ
３−０と上位４ビットの乗数データｂ７−４を乗算し
、この乗算結果の上位４ビットのデータに４ビットのデ
ータｒ００００Ｊを加算するとともに１乗算結果の下位
４ビットのデータに加算付き乗算回路２の演算結果の下
位４ビットのデータと、加算付き乗算回路１の演算結果
の上位４ビットのデータを加算し、その加算結果の下位
４ビットのデータを乗算結果Ｐ１５−００第３位の４ビ
ットのデータＰ７−４として出力する。The multiplication circuit with addition 3 receives the lower 4 bits of multiplicand data a
Multiply 3-0 by the upper 4 bits of multiplier data b7-4, add 4 bits of data r0000J to the upper 4 bits of this multiplication result, and add the lower 4 bits of data of the 1 multiplication result to the multiplication circuit with addition. The data of the lower 4 bits of the calculation result of step 2 and the data of the higher 4 bits of the calculation result of the multiplication circuit with addition 1 are added, and the data of the lower 4 bits of the addition result is multiplied to the result of P15-00 3rd place 4. It is output as bit data P7-4.
加算付き乗算回路４は、上位４ビットの被乗数データａ
７−４ と上位４ビットの乗数データｂ７−４を乗算
し、この乗算結果の上位４ビットのデータに４ビットの
データｒｏ０００Ｊを加算するとともに１乗算結果の下
位４ビットのデータに加算付き乗算回路２の演算結果の
上位４ビットのデータと、加算付き乗算回路３の演算結
果の上位４ビットのデータを加算し、その加算結果の上
位４ビットのデータを乗算結果Ｐ１５−００最上位の４
ビットのデータＰ １５−１２として出力し、加算結果
の下位４ビットのデータを乗算結果Ｐ１５−０の第２位
の４ビットのデータｐＨ−８として出力する。The multiplication circuit with addition 4 receives the upper 4 bits of multiplicand data a
7-4 is multiplied by the upper 4 bits of multiplier data b7-4, and the 4-bit data ro000J is added to the upper 4 bits of the multiplication result, and the multiplication circuit with addition is added to the lower 4 bits of the data of the 1 multiplication result. Add the data of the upper 4 bits of the operation result of step 2 and the data of the upper 4 bits of the operation result of the multiplication circuit with addition 3, and multiply the data of the upper 4 bits of the addition result to the most significant 4 bits of the result P15-00.
It outputs as bit data P15-12, and the lower 4-bit data of the addition result is output as the second-order 4-bit data pH-8 of the multiplication result P15-0.
したがって、上記従来例によれば、４つの加算付き乗算
回路１〜４を用いて、８ビットの被乗数データａ７−Ｑ
と８ビットの乗数データｂ ７−Ｏｋ乗算し、 １６ビ
ットの乗算結果Ｐ１５−０として出力することができる
。Therefore, according to the above conventional example, the 8-bit multiplicand data a7-Q is
and 8-bit multiplier data b 7-Ok, and can be output as a 16-bit multiplication result P15-0.
発明が解決しようとする課題
しかしながら、上記従来の演算装置では、例えば複素数
（ａｌ Ｊ ｂ ） ＋ （ｃ ＋Ｊ ｄ ）を乗算
する場合、ａ−ｃ、ｂ−ｄ、ａ−ｄ、ｂ−ｃの乗算をそ
れぞれ１回、すなわち合計４回実行することにより各乗
算結果を得ることができるが、更に、ａ−ｃ−ｂ−ｄの
減算と、ａ−ｄ−１−ｂ−ｃの加算を実行する回路が必
要となり１時間がかかるという問題点がある。Problems to be Solved by the Invention However, in the above-mentioned conventional arithmetic device, for example, when multiplying complex numbers (al J b ) + (c + J d ), a-c, b-d, a-d, b-c are Each multiplication result can be obtained by performing each multiplication once, that is, a total of 4 times, but in addition, subtraction of a-c-b-d and addition of a-d-1-b-c are performed. There is a problem in that it requires a circuit to do this, and it takes one hour.
本発明は上記従来の問題点に鑑み、複数のビットのデー
タを乗算することができるとともに、実数部と虚数部が
複数のビットにより構成される複素数を短時間で演算す
ることができる演算装置を提供することを目的とする。In view of the above-mentioned conventional problems, the present invention provides an arithmetic device that is capable of multiplying data of multiple bits and is also capable of computing complex numbers whose real part and imaginary part are composed of multiple bits in a short time. The purpose is to provide.
課題を解決するための手段
本発明は上記目的を達成するために、２ｎビットの第１
のデータの下位ｎビットのデータと２ｎビットの第２の
データの下１ｉｎビットのデータを乗算する第１の乗算
回路と、ｎビット全てが「０」のデータ又は第１の乗算
回路の乗算結果の下位ｎビットのデータを選択的に出力
する第１の切換回路と、ｎビット全てが「０」のデータ
又は第１の乗算回路の乗算結果の上位ｎビットのデータ
を選択的に出力する第２の切換回路と、第１のデータの
上位ｎビットのデータと第２のデータの下（Ｉｎビット
のデータを乗算する第２の乗算回路と、ｎビット全てが
「０」のデータ又は第２の乗算回路の乗算結果の上位ｎ
ビットのデータを選択的に出力する第３の切換回路と、
第３の切換回路の出力データ又は第１の切換回路の出力
データを選択的に出力する第４の切換回路と、第１のデ
ータの下ｉｎビットのデータと第２のデータの上位ｎビ
ットのデータな乗算し１乗算結果の上位ｎビットのデー
タに第３の切換回路の出力データを加算し。Means for Solving the Problems In order to achieve the above object, the present invention provides the first
A first multiplication circuit that multiplies the data of the lower n bits of data by the data of the lower 1in bit of the second data of 2n bits, and the data where all n bits are "0" or the multiplication result of the first multiplication circuit. a first switching circuit that selectively outputs the lower n bits of data; and a first switching circuit that selectively outputs data in which all n bits are "0" or higher n bits of the multiplication result of the first multiplier circuit. A second switching circuit multiplies the data of the upper n bits of the first data and the data of the lower (In bits) of the second data, and a second multiplier circuit that multiplies the data of the upper n bits of the first data The top n of the multiplication results of the multiplication circuit
a third switching circuit that selectively outputs bit data;
a fourth switching circuit that selectively outputs the output data of the third switching circuit or the output data of the first switching circuit; and a fourth switching circuit that selectively outputs the output data of the third switching circuit or the output data of the first switching circuit; The output data of the third switching circuit is added to the data of the upper n bits of the multiplication result.
乗算結果の下位ｎビットのデータに前記第２の乗算回路
の乗算結果の下ｆｌｎビットのデータと第２の切換回路
の出力データを加算する第３の乗算回路と、ｎビット全
てが「０」のデータ又は第３の乗算回路の乗算結果の上
ｆｉｎビットのデータを選択的に出力する第５の切換回
路と、第１のデータの上位ｎビットのデータと第２のデ
ータの上位ｎビットのデータを乗算し、乗算結果の上位
ｎビットのデータに対し、第２の切換回路の出力データ
を加算又は減算し１乗算結果の下位ｎビットのデータに
対し、第４．第５の切換回路の出力データを加算又は減
算する第４の乗算回路とを備えたものである〇
作 用
本発明は上記構成により、それぞれ２０ビットの第１、
第２のデータのデータを乗算して４０ビットの乗算結果
を得る場合は、第１の切換回路が第１の乗算回路の乗算
結果の下位ｎビットのデータを出力することにより、こ
のデータが４ｎビットの乗算結果の最下位のｎビットの
データとなり。a third multiplication circuit that adds the data of the lower n bits of the multiplication result to the data of the lower fln bits of the multiplication result of the second multiplication circuit and the output data of the second switching circuit; a fifth switching circuit that selectively outputs the data of the upper fin bits of the data or the upper fin bits of the multiplication result of the third multiplier circuit; The data are multiplied, the output data of the second switching circuit is added or subtracted to the data of the upper n bits of the multiplication result, and the data of the output of the second switching circuit is added or subtracted to the data of the lower n bits of the multiplication result. and a fourth multiplier circuit that adds or subtracts the output data of the fifth switching circuit.
When multiplying the data of the second data to obtain a 40-bit multiplication result, the first switching circuit outputs the data of the lower n bits of the multiplication result of the first multiplier circuit, so that this data is 4n This is the data of the lowest n bits of the bit multiplication result.
第３の乗算回路が第１のデータの下位ｎビットのデータ
と第２のデータの上ｉｎビットのデータを乗算し１乗算
結果の上位ｎビットのデータに第３の切換回路のｎビッ
ト全てがｒＯＪの出力データを加算し１乗算結果の下位
ｎビットのデータに第２の乗算回路の乗算結果の下位ｎ
ビットのデータと第１の乗算回路の乗算結果の上（ｑｎ
ピッ゛トのデータを加算すると、４ｎビットの乗算結果
の第３位のｎビットのデータとなる。A third multiplier circuit multiplies the lower n bits of the first data by the upper in bits of the second data, and all n bits of the third switching circuit are added to the upper n bits of the multiplication result. The output data of rOJ is added to the data of the lower n bits of the 1 multiplication result, and the lower n bits of the multiplication result of the second multiplication circuit are added.
The bit data and the multiplication result of the first multiplier circuit (qn
When the data of the pits are added, it becomes the third n-bit data of the 4n-bit multiplication result.
また、第４の乗算回路が第１のデータの上位ｎビットの
データと第２のデータの上位ｎビットのデータを乗算し
１乗算結果の上位ｎビットのデータに第２の切換回路の
ｎビット全てが「０」の出力データを加算し１乗算結果
の下位ｎビットのデータに第１の乗算結果の上位ｎビッ
トのデータを加算すると、４ｎビットの乗算結果の最上
位、第２位のｎビットのデータとなる。Further, the fourth multiplication circuit multiplies the data of the upper n bits of the first data and the data of the upper n bits of the second data, and the data of the upper n bits of the first multiplication result is added to the data of the n bits of the second switching circuit. Adding the output data of all "0" and adding the data of the upper n bits of the first multiplication result to the data of the lower n bits of the 1 multiplication result, the most significant and second n bits of the multiplication result of 4n bits are added. It becomes bit data.
他方、実数部と虚数部がそれぞれｎビットの第１、第２
の複素数データを乗算して実数部と虚数部がそれぞれ２
０ビットの乗算結果を得る場合は。On the other hand, the real part and the imaginary part are the first and second bits of n bits, respectively.
By multiplying the complex number data of , the real part and imaginary part are each 2.
To obtain a 0-bit multiplication result.
第１の乗算回路が第１．第２の複素数データのそれぞれ
の虚数部を乗算し、第２の乗算回路が第１の複素数デー
タの実数部と第２の複素数データの虚数部を乗算し、第
３の乗算回路が第１の複素数データの虚数部と第２の複
素数データの実数部を乗算し２乗算結果の上位ｎビット
のデータに第２の乗算回路の乗算結果の上位ｎビットの
データを加算し１乗算結果の下位ｎビットのデータて前
記第２の乗算回路の乗算結果の下位ｎビットのデータと
第２の切換回路のｎビット全てが「０」の出力データを
加算すると、加算結果の下位ｎビットのデータが２ｎビ
ットの虚数部の乗算結果の下位ｎビットのデータとなり
、また、第５の切換回路が第３の乗算回路の加算結果の
上位ｎビットのデータを出力すると、このデータが２ｎ
ビットの虚数部の乗算結果の上位ｎビットのデータとな
る。The first multiplier circuit is the first multiplier. The second multiplication circuit multiplies the imaginary part of each of the second complex data by the real part of the first complex data and the imaginary part of the second complex data, and the third multiplication circuit multiplies the imaginary part of the first complex data. Multiply the imaginary part of the complex number data by the real part of the second complex number data, add the data of the upper n bits of the multiplication result of the second multiplication circuit to the data of the upper n bits of the 2 multiplication result, and add the data of the upper n bits of the multiplication result of the 1st multiplication result. When the data of the lower n bits of the multiplication result of the second multiplier circuit and the output data of the second switching circuit in which all n bits are "0" are added, the data of the lower n bits of the addition result becomes 2n. When the fifth switching circuit outputs the data of the upper n bits of the addition result of the third multiplication circuit, this data becomes 2n
This is the data of the upper n bits of the multiplication result of the imaginary parts of the bits.
また、第４の乗算回路が第１．第２の複素数データのそ
れぞれの実数部を乗算し１乗算結果の上位ｎビットのデ
ータから第１の乗算回路の乗算結果の上位ｎビットのデ
ータを減算し１乗算結果の下位ｎビットのデータから第
１の乗算結果の下位ｎビットのデータと第５の切換回路
のｎビット全てが「０」の出力データを減算すると、２
ｎビノトの実数部の乗算結果となる。Further, the fourth multiplication circuit is connected to the first multiplication circuit. Multiply the real part of each of the second complex number data, subtract the data of the upper n bits of the multiplication result of the first multiplication circuit from the data of the upper n bits of the result of 1 multiplication, and then subtract the data of the upper n bits of the multiplication result of the 1 multiplication result from the data of the lower n bits of the result of 1 multiplication. When the data of the lower n bits of the first multiplication result and the output data of all n bits of the fifth switching circuit are "0" are subtracted, the result is 2.
This is the result of multiplication of the real parts of n-binots.
実施例
以下、図面を参照して本発明の詳細な説明する。第１図
（ａ）は０本発明に係る演算装置の一実施例を示すブロ
ック図、第１図（ｂ）は、第１図（ａｌの演算装置の動
作説明図、第２図ｆａ）は、第１図（ａ）の加算付き乗
算回路を示すブロック図、第２図（ｂ）は。EXAMPLES Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1(a) is a block diagram showing an embodiment of the arithmetic device according to the present invention, FIG. 1(b) is an explanatory diagram of the operation of the arithmetic device in FIG. , FIG. 2(b) is a block diagram showing the multiplication circuit with addition shown in FIG. 1(a).
第２図（ａｌの加算付き乗算回路の動作説明図であり。FIG. 2 is an explanatory diagram of the operation of the multiplication circuit with addition (al).
第３図に示す構成部材と同一のものには同一の８照符号
を付す。Components that are the same as those shown in FIG. 3 are designated by the same numerals.
第１図において、１〜３けそれぞれ、加算付き乗算回路
であり、この加算付き乗算回路１〜３はそれぞれ、第２
図に示すように、それぞれ４ビットのデータＸ３−ｏ、
Ｙ３−ｏを乗算し、この乗算結果の上位４ビットのデー
タに４ビットのデータＡＨ３−ｏを加算するとともに、
乗算結果の下位４ビットのデータに４ビットのデータＡ
Ｌ３−６．ＢＬ３−０を加算し、その加算結果の上位ビ
ットのデータＺＨ３−ｏと下位４ビットのデータＺＬ３
−０を出力するように構成されている。In FIG. 1, digits 1 to 3 are multiplication circuits with addition, and multiplication circuits 1 to 3 are multiplication circuits with addition, respectively.
As shown in the figure, 4-bit data X3-o,
Multiply by Y3-o, add 4-bit data AH3-o to the upper 4-bit data of this multiplication result, and
Add 4 bits of data A to the lower 4 bits of the multiplication result.
L3-6. BL3-0 is added, and the upper bit data ZH3-o and lower 4 bit data ZL3 of the addition result are
It is configured to output -0.
４ａば、加算、減算付き乗算回路であり、この加算、減
算付き乗算回路４ａは、４ビットのデータＸ ３−（１
、Ｙ ３−ｏを乗算し、この乗算結果の上位４ビットの
データに対し、制御信号により４ビットのデータＡＨ３
−０を加算又は減算するとともに、乗算結果の下位４ビ
ットのデータに対し、制御信号により４ビットのデータ
ＡＬ３−０．ＢＬ３−０を加算又は減算し、その加算結
果又は減算結果の上位ビットのデータＺ ｌ（３−ｏと
下位４ビットのデータＺＬ３−０を出力するように構成
されている。4a is a multiplication circuit with addition and subtraction, and this multiplication circuit 4a with addition and subtraction processes 4-bit data
, Y3-o, and the upper 4 bits of data of this multiplication result are multiplied by 4 bits of data AH3 by a control signal.
-0 is added or subtracted, and 4-bit data AL3-0 . It is configured to add or subtract BL3-0 and output the addition result or subtraction result, upper bit data Z1(3-o) and lower 4 bit data ZL3-0.
５〜７，９はそれぞれ、端子Ｉに入力した信号を制御信
号により２つの端子Ａ又はＢに選択的に出力する切換回
路であり、切換回路端子５〜７゜９はそれぞれ、選択さ
れない出力端子Ａ、Ｂからはデータ「０」を出力する。5 to 7 and 9 are respectively switching circuits that selectively output the signal input to terminal I to two terminals A or B according to a control signal, and switching circuit terminals 5 to 7 and 9 are respectively unselected output terminals. Data "0" is output from A and B.
８は、端子Ａ又はＢに入力した信号を端子Ｙに選択的に
出力する切換回路である。8 is a switching circuit that selectively outputs the signal input to terminal A or B to terminal Y;
加算付き乗算回路１の上位、下位４ビットの出力端子は
それぞれ、切換回路６，５の入力端子■に接続され、切
換回路５の出力端子Ｂは、切換回路８の入力端子Ｂに接
続されている。切換回路６の出力端千人け、加算付き乗
算回路３のデータＢＬ ａ−ｏ用の入力端子に接続され
、出力端子Ｂけ加算、減算付き乗算回路４ａのデータＡ
Ｈ３−０用の入力端子に接続されている。The output terminals of the upper and lower 4 bits of the multiplication circuit with addition 1 are connected to the input terminals ■ of switching circuits 6 and 5, respectively, and the output terminal B of the switching circuit 5 is connected to the input terminal B of the switching circuit 8. There is. The output terminal of the switching circuit 6 is connected to the input terminal for data BL a-o of the multiplication circuit 3 with addition, and the output terminal B is connected to the input terminal for data A of the multiplication circuit 4a with addition and subtraction.
Connected to the input terminal for H3-0.
加算付き乗算回路２の上位、下位４ビットの出力端子は
それぞれ、切換回路７０入力端子Ｉ、加算付き乗算回路
３のデータＡＬ３−０用の入力端子に接続され、切換回
路７の出力端子Ｂけ、加算付き乗算回路３のデータＡ
Ｈ３−０用の入力端子に接続され、出力端千人は、切換
回路８０入力端子Ａに接続されている。The output terminals of the upper and lower 4 bits of the multiplication circuit with addition 2 are connected to the input terminal I of the switching circuit 70 and the input terminal for data AL3-0 of the multiplication circuit with addition 3, respectively, and are connected to the output terminal B of the switching circuit 7. , data A of multiplication circuit 3 with addition
It is connected to the input terminal for H3-0, and its output terminal is connected to the input terminal A of the switching circuit 80.
切換回路８の出力端子Ｙは、加算、減算付き乗算回路４
ａのデータＡ Ｌ ａ−ｏ用の入力端子に接続されてい
る。The output terminal Y of the switching circuit 8 is connected to the multiplication circuit 4 with addition and subtraction.
It is connected to the input terminal for data AL a-o of a.
加算付き乗算回路３の上位４ビットの出力端子は、切換
回路９０入力端子Ｉに接続され、切換回路９の出力端千
人け、加算、減算付き乗算回路４ａのデータＢＬ３−０
用の入力端子に接続されている。The output terminal of the upper 4 bits of the multiplication circuit 3 with addition is connected to the input terminal I of the switching circuit 90, and the output terminal of the switching circuit 9 is connected to the data BL3-0 of the multiplication circuit 4a with addition and subtraction.
is connected to the input terminal for
次に、上記実施例の動作を説明する〇
第１図において、先ず、切換回路５〜９０入力、出力端
子Ａが選択されるとともに、加算、減算付き乗算回路４
ａが加算を行うように制御される場合には、従来例と同
様に、８ビットの被乗数データａ ７−０と８ビットの
乗数データｂ１−０を乗算し、１６ビットの乗算結果Ｐ
１５−０として出力するので、その詳細な動作説明は省
略する。Next, the operation of the above embodiment will be explained. In FIG.
When a is controlled to perform addition, the 8-bit multiplicand data a7-0 is multiplied by the 8-bit multiplier data b1-0, as in the conventional example, and the 16-bit multiplication result P
Since it is output as 15-0, a detailed explanation of its operation will be omitted.
次に、実数部ａ（＝［ａ３．ａｌ、ａｔ、ａｏ ）と虚
数部ｂ（＝「ｂ３．ｂｚ、ｂ＋、ｂｏ ）より成る複
素数ａ 十ｊ ｂと、実数部ｃ （＝［ｃ３．ｃ２．ｃ
ｌ。Next, we have a complex number a, which consists of a real part a (=[a3.al, at, ao) and an imaginary part b (='b3.bz, b+, bo), and a real part c (=[c3.c2 .c.
l.
ｃｏ）と虚数部ｄ（＝「’ｄ３．ｄｚ、ｄｔ、ｄｏ
）より成る複素数ｃ 十ｊ ｄを乗算する場合の動作を
説明する。この場合、切換回路５〜９０入力、出力端子
Ｂが選択されるとともに、加算、減算付き乗算回路４ａ
が減算を行うように制御される。co) and the imaginary part d (='d3.dz, dt, do
) The operation when multiplying complex numbers c 10 j d will be explained. In this case, the switching circuits 5 to 90 input and output terminal B are selected, and the multiplication circuit 4a with addition and subtraction
is controlled to perform subtraction.
加算付き乗算回路１は、第１図（ｔ）ｌに示すように、
虚数部す、３−０と虚数部ｄ ３−０を乗算し、この乗
算結果の上位４ビットのデータに４ビットのデータｒｏ
ｏｏｏＪを加算するとともに、乗算結果の下位４ビット
のデータに４ビットのデータｒｏｏ００Ｊ、「００００
」を加算し、その加算結果の下位４ビットのデータを切
換回路５，８を介して加算、減算付き乗算回路４ａのデ
ータＡＬ３−０用の入力端子に出力し、上位４ビットの
データを切換回路６を介して加算、減算付き乗算回路４
ａのデータＡＨ３−０用の入力端子に出力する。As shown in FIG. 1(t)l, the multiplication circuit 1 with addition has
Multiply the imaginary part 3-0 by the imaginary part d 3-0, and add the 4-bit data ro to the upper 4 bits of the multiplication result.
oooJ is added, and 4-bit data roo00J, "0000" is added to the lower 4-bit data of the multiplication result.
'', the lower 4 bits of the addition result are outputted to the input terminal for data AL3-0 of the multiplication circuit 4a with addition and subtraction via switching circuits 5 and 8, and the upper 4 bits of data are switched. Multiplying circuit 4 with addition and subtraction via circuit 6
Output to the input terminal for data AH3-0 of a.
ｂｏ算付き乗算回路２は、実数部ａ３−Ｑと虚数部ｄ３
−０を乗算し、この乗算結果の上位４ビットのデータに
４ビットのデータ「００００」を加算するとともに、乗
算結果の下位４ビットのデータに４ビットのデータｒ０
０００Ｊ、「００００Ｊを加算し、その加算結果の下位
４ビットのデータを加算付き乗算回路３のデータＡＬ３
−０用の入力端子に出力し、上位４ビットのデータを切
換回路７を介して加算付き乗算回路３のデータＡＨ３−
ｏ用の入力端子に出力する。The multiplication circuit 2 with bo calculation has a real part a3-Q and an imaginary part d3.
-0, and add 4-bit data "0000" to the upper 4-bit data of this multiplication result, and add 4-bit data r0 to the lower 4-bit data of the multiplication result.
000J, "0000J are added, and the data of the lower 4 bits of the addition result is the data AL3 of the multiplication circuit with addition 3.
The data AH3- of the multiplication circuit with addition 3 is outputted to the input terminal for -0, and the upper 4 bits of data are passed through the switching circuit 7 to the data AH3-
Output to the input terminal for o.
加算付き乗算回路３ｕ、虚数部ｂ３−０と実数部Ｃ３−
０を乗算し、この乗算結果の上位４ビットのデータに加
算付き乗算回路２の演算結果の上位４ビットのデータを
加算するとともに、乗算結果の下位４ビットのデータに
加算付き乗算回路２の演算結果の下位４ビットのデータ
と、切換回路６の出力データｒ００００Ｊを加算し、そ
の加算結果の上位４ビットのデータを乗算結果の虚数部
（ａｄ＋ｂｃ）の上位４ビットのデータＬｙ−ｎトして
出力し、下位４ビットのデータを虚数部（ａｄ十ｂｃ）
の下位４ビットのデータＩ ３−０として出力する。Multiplication circuit with addition 3u, imaginary part b3-0 and real part C3-
Multiply by 0, add the upper 4 bits of the operation result of the multiplication circuit 2 with addition to the upper 4 bits of the multiplication result, and add the operation of the multiplication circuit 2 with addition to the lower 4 bits of the multiplication result. The data of the lower 4 bits of the result and the output data r0000J of the switching circuit 6 are added, and the data of the higher 4 bits of the addition result is multiplied by the data of the upper 4 bits of the imaginary part (ad+bc) of the result, Ly-n. Output and convert the lower 4 bits of data to the imaginary part (ad + bc)
The lower 4 bits of data I3-0 are output.
加算、減算付き乗算回路４ａは、実数部ａ ３−。The multiplication circuit 4a with addition and subtraction has a real number part a3-.
と実数部Ｃ３−０を乗算し、この乗算結果の上位４ビッ
トのデータから加算付き乗算回路１０乗算結果の上位４
ビットのデータを減算するとともに、乗算結果の下位４
ビットのデータから加算付き乗算回路１０乗算結果の下
位４ビットのデータと切換回路９の出力データｒ０００
０Ｊ’に減算し、その減算結果の上位４ビットのデータ
を乗算結果の実数部（ａｃ−ｂｄ）の上位４ビットのデ
ータ几７〜４として出力し、下位４ビットのデータを実
数部（ａｃ−ｂｄ）の下位４ビットのデータ几３−０と
して出力する。is multiplied by the real part C3-0, and from the data of the upper 4 bits of this multiplication result, the multiplication circuit with addition 10 calculates the upper 4 bits of the multiplication result.
While subtracting the bit data, the lower 4 of the multiplication result
From the bit data, the multiplication circuit with addition 10 multiplies the lower 4 bits of the multiplication result and the output data of the switching circuit 9 r000
0J', the upper 4 bits of the subtraction result are output as the upper 4 bits of data 7 to 4 of the real part (ac-bd) of the multiplication result, and the lower 4 bits are output as the real part (ac-bd). -bd) is output as the lower 4 bits of data 3-0.
したがって、上記実施例によれば、３つのＤｎｎ打付乗
算回路１〜３と、１つの加算、減算付き乗算回路４ａと
、５つの切換回路５〜９により、８ビットの被乗数デー
タａ ７−Ｑと８ビットの乗数データｂ７−０を乗算す
ることができるとともに、複素数（ａ＋ｊｂ）、（ｃ十
ｊｄ ）を乗算する場合には、ａ−ｃ−ｂ−ｄの減算と
、ａ−ｄ＋ｂ−ｃの加算を実行する回路が不要となる。Therefore, according to the above embodiment, the three Dnn multiplication circuits 1 to 3, one multiplication circuit with addition and subtraction 4a, and five switching circuits 5 to 9 generate 8-bit multiplicand data a7-Q. can be multiplied by 8-bit multiplier data b7-0, and when multiplying complex numbers (a+jb), (c + jd), subtraction of a-c-b-d and a-d+b-c There is no need for a circuit to perform the addition of .
発明の詳細
な説明したように、本発明は、２０ビットの第１のデー
タの下（Ｑｎビットのデータと２ｎビットの第２のデー
タの下位ｎビットのデータを乗算する第１の乗算回路と
、ｎビット全てがｒＯＪのデータ又は第１の乗算回路の
乗算結果の下位ｎビットのデータを選択的に出力する第
１の切換回路と、ｎビット全てがｒＯＪのデータ又は第
１の乗算回路の乗算結果の上位ｎビットのデータを選択
的に出力する第２の切換回路と、第１のデータの上位ｎ
ビットのデータと第２のデータの下位ｎビットのデータ
を乗算する第２の乗算回路と、ｎビット全てがｒＯＪの
データ又は第２の乗算回路の乗算結果の上位ｎビットの
データを選択的に出力する第３の切換回路と、第３の切
換回路の出力データ又は第１の切換回路の出力データを
選択的だ出力する第４の切換回路と、第１のデータの下
位ｎビットのデータと第２のデータの上位ｎビットのデ
ータを乗算し、乗算結果の上位ｎビットのデータに第３
の切換回路の出力データを加算し、乗算結果の下位ｎビ
ットのデータに前記第２の乗算回路の乗算結果の下位ｎ
ビットのデータと第２の切換回路の出力データを加算す
る第３の乗算回路と、ｎビット全てが「０」のデータ又
は第３の乗算回路の乗算結果の上位ｎビットのデータを
選択的に出力する第５の切換回路と、第１のデータの上
位ｎビットのデータと第２のデータの上１ｉｎビットの
データを乗算し、乗算結果の上位ｎビットのデータに対
し、第２の切換回路の出方データを加算又は減算し、乗
算結果の下位ｎビットのデータに対し、第４．第５の切
換回路の出力データを加算又は減算する第４の乗算回路
とを備えたので、それぞれ２ｎビットのデータを乗算す
ることができるとともに、実数部と虚数部がそれぞれｎ
ビットにより構成される複素数を短時間で演算すること
ができる。As described in detail, the present invention includes a first multiplication circuit that multiplies the lower n bits of 20 bits of first data (Qn bits of data and 2n bits of second data). , a first switching circuit that selectively outputs data in which all n bits are rOJ or data in the lower n bits of the multiplication result of the first multiplier circuit; a second switching circuit that selectively outputs the upper n bits of data of the multiplication result; and a second switching circuit that selectively outputs the upper n bits of the multiplication result;
A second multiplication circuit that multiplies the data of the bit by the data of the lower n bits of the second data, and a second multiplication circuit that multiplies the data of the bit by the data of the lower n bits of the second data; a third switching circuit that outputs the output data of the third switching circuit or the output data of the first switching circuit; and a fourth switching circuit that selectively outputs the output data of the third switching circuit or the output data of the first switching circuit; and the data of the lower n bits of the first data. Multiply the data of the upper n bits of the second data, and add the data of the upper n bits of the multiplication result to the data of the third
The output data of the switching circuit is added to the data of the lower n bits of the multiplication result, and the lower n bits of the multiplication result of the second multiplication circuit are added.
A third multiplication circuit that adds the bit data and the output data of the second switching circuit, and selectively adds the data in which all n bits are "0" or the data of the upper n bits of the multiplication result of the third multiplication circuit. A fifth switching circuit that outputs data, and a second switching circuit that multiplies the upper n bits of the first data by the upper 1 inch bit of the second data, and outputs the upper n bits of the multiplication result. Add or subtract the output data of the fourth . Since the fourth multiplication circuit adds or subtracts the output data of the fifth switching circuit, it is possible to multiply data of 2n bits each, and the real part and the imaginary part are each n
Complex numbers made up of bits can be calculated in a short time.
第１図（ａ）は、本発明に係る演算装置の一実施例を示
すブロック図、第１図（ｂ）は、第１図（ａ）の演算装
置の動作説明図、第２図（ａ）は、第１図（ａｌの加算
付き乗算回路を示すブロック図、第２図（ｂｌは、第２
図（ａ）の加算付き乗算回路の動作説明図、第３図（ａ
ｌは、従来の演算装＃を示すブロック図、第３図ｔｂ）
は、第３図（ａｌの演算装置の動作説明図である。
１〜３・・・加算付き乗算回路、４・・・加算減算付き
乗算回路、５〜９・・・切換回路。
代理人の氏名 弁理士 粟 野 重 孝 ほか１名第
図
υλン
（り
拘
×２
ｆ
×Ｏ
均Ｙｌ スゲ１
ＸｓＹｚ Ｘｘ”ｙｉ＋ Ｘｔ’ｈＸｒｙ、ＸａＹ
ｔ
ｌ１Ｙ２
Ｈｓ
ＡＨ２
沼
ＡＨ。
Ｌｓ
Ｌｚ
ＡＬ。
ＡＬ。
’ｆ？Ｈｓ
ＫＨｚ ＺＨｔ
Ｈ０
ＺＬ３
１’Ｌ２
ＺＬ。
ｚＬ。
６〜９
１抄Ｅ３各
ｊ！、こ郁ン
虫 山 α−
危収寿）
ｂ２ｂ／ｂ。FIG. 1(a) is a block diagram showing one embodiment of the arithmetic device according to the present invention, FIG. 1(b) is an explanatory diagram of the operation of the arithmetic device of FIG. 1(a), and FIG. ) is a block diagram showing the multiplication circuit with addition in FIG. 1 (al), and FIG.
An explanatory diagram of the operation of the multiplication circuit with addition shown in Figure (a), Figure 3 (a)
l is a block diagram showing a conventional arithmetic unit #, Fig. 3 tb)
3 is an explanatory diagram of the operation of the arithmetic unit in FIG. Name Patent attorney Shigetaka Awano and 1 other person Fig.
t l1Y2 Hs AH2 Swamp AH. Ls Lz AL. A.L. 'f? Hs KHz ZHt H0 ZL3 1'L2 ZL. zL. 6～9 1st E3 each j! b2b/b.
Claims (1)
ｎビットの第２のデータの下位ｎビットのデータを乗算
する第１の乗算回路と、 ｎビット全てが「０」のデータ又は前記第１の乗算回路
の乗算結果の下位ｎビットのデータを選択的に出力する
第１の切換回路と、 ｎビット全てが「０」のデータ又は前記第１の乗算回路
の乗算結果の上位ｎビットのデータを選択的に出力する
第２の切換回路と、 前記第１のデータの上位ｎビットのデータと前記第２の
データの下位ｎビットのデータを乗算する第２の乗算回
路と、 ｎビット全てが「０」のデータ又は前記第２の乗算回路
の乗算結果の上位ｎビットのデータを選択的に出力する
第３の切換回路と、 前記第３の切換回路の出力データ又は前記第１の切換回
路の出力データを選択的に出力する第４の切換回路と、 前記第１のデータの下位ｎビットのデータと前記第２の
データの上位ｎビットのデータを乗算し、乗算結果の上
位ｎビットのデータに前記第３の切換回路の出力データ
を加算し、乗算結果の下位ｎビットのデータに前記第２
の乗算回路の乗算結果の下位ｎビットのデータと前記第
２の切換回路の出力データを加算する第３の乗算回路と
、 ｎビット全てが「０」のデータ又は前記第３の乗算回路
の乗算結果の上位ｎビットのデータを選択的に出力する
第５の切換回路と、 前記第１のデータの上位ｎビットのデータと前記第２の
データの上位ｎビットのデータを乗算し、乗算結果の上
位ｎビットのデータに対し、前記第２の切換回路の出力
データを加算又は減算し、乗算結果の下位ｎビットのデ
ータに対し、前記第４、第５の切換回路の出力データを
加算又は減算する第４の乗算回路とを有する演算装置。[Claims] Data of lower n bits of first data of 2n bits and 2
A first multiplier circuit that multiplies data of the lower n bits of the n-bit second data, and selects data in which all n bits are "0" or data of the lower n bits of the multiplication result of the first multiplier circuit. a first switching circuit that selectively outputs data in which all n bits are "0" or data of the upper n bits of the multiplication result of the first multiplication circuit; a second multiplication circuit that multiplies the data of the upper n bits of the first data and the data of the lower n bits of the second data; and the multiplication of data in which all n bits are "0" or the second multiplication circuit. a third switching circuit that selectively outputs data of the upper n bits of the result; and a fourth switching circuit that selectively outputs the output data of the third switching circuit or the output data of the first switching circuit. and multiplying the data of the lower n bits of the first data by the data of the higher n bits of the second data, and adding the output data of the third switching circuit to the data of the higher n bits of the multiplication result. , the second
a third multiplier circuit that adds the data of the lower n bits of the multiplication result of the multiplier circuit and the output data of the second switching circuit; a fifth switching circuit that selectively outputs data of the upper n bits of the result; and a fifth switching circuit that multiplies the data of the upper n bits of the first data by the data of the upper n bits of the second data; Adding or subtracting the output data of the second switching circuit to the upper n-bit data, and adding or subtracting the output data of the fourth and fifth switching circuits to the lower n-bit data of the multiplication result. and a fourth multiplication circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30488388A JPH0758483B2 (en) | 1988-12-01 | 1988-12-01 | Arithmetic unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30488388A JPH0758483B2 (en) | 1988-12-01 | 1988-12-01 | Arithmetic unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02150962A true JPH02150962A (en) | 1990-06-11 |
| JPH0758483B2 JPH0758483B2 (en) | 1995-06-21 |
Family
ID=17938426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30488388A Expired - Lifetime JPH0758483B2 (en) | 1988-12-01 | 1988-12-01 | Arithmetic unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758483B2 (en) |
-
1988
- 1988-12-01 JP JP30488388A patent/JPH0758483B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758483B2 (en) | 1995-06-21 |
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