JPH02150962A - 演算装置 - Google Patents
演算装置Info
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- JPH02150962A JPH02150962A JP63304883A JP30488388A JPH02150962A JP H02150962 A JPH02150962 A JP H02150962A JP 63304883 A JP63304883 A JP 63304883A JP 30488388 A JP30488388 A JP 30488388A JP H02150962 A JPH02150962 A JP H02150962A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、数置演算を行うための演算装置に関する。
従来の技術
第３図は、従来の演算装置を示し、第２図は。
第３図の加算付き乗算回路な示す。
この加算付き乗算回路は第２図（ｂｌに示すように。
それぞれ４ビットのデータＸ ３−ｏ 、 Ｙ ３−ｏ
を乗算し。
を乗算し。
この乗算結果の上位４ビットのデータに４ビットのデー
タＡＨ３−ｏを加算するとともに１乗算結果の下位４ビ
ットのデータに４ビットのデータＡＬａ−ｏ ＋ Ｂ
Ｌ ３−０ ？：加算し、その加算結果の上位ビットの
データＺＨ，ｏと下位４ビットのデータＺＬ３−０を出
力するように構成されている。
タＡＨ３−ｏを加算するとともに１乗算結果の下位４ビ
ットのデータに４ビットのデータＡＬａ−ｏ ＋ Ｂ
Ｌ ３−０ ？：加算し、その加算結果の上位ビットの
データＺＨ，ｏと下位４ビットのデータＺＬ３−０を出
力するように構成されている。
第３図（ａｌは、４つの加算付き乗算回路１〜４を用い
た演算装置を示し、この演算装置は、第３図回に示すよ
うに、８ビットの被乗数データａ ７−０と８ビットの
乗数データｂ７−０を乗算し、１６ビットの乗算結果Ｐ
１５−０を出力するように構成されている。
た演算装置を示し、この演算装置は、第３図回に示すよ
うに、８ビットの被乗数データａ ７−０と８ビットの
乗数データｂ７−０を乗算し、１６ビットの乗算結果Ｐ
１５−０を出力するように構成されている。
この演算装置の動作を説明すると、加算付き乗算回路１
は、下位４ビットの被乗数データａ ３−０と下位４ビ
ットの乗数データｂ ３−０を乗算し、この乗算結果の
上位４ビットのデータに４ビットのデータｒｏｏ００Ｊ
を加算するとともに１乗算結果の下位４ビットのデータ
に４ビットのデータｒ００００Ｊ 、ｒｏｏｏＯｊを加
算し、その加算結果の下位４ビットのデータを乗算結果
Ｐ １５−０の最下位の４ビットのデータＰ ３−０と
して出力する。
は、下位４ビットの被乗数データａ ３−０と下位４ビ
ットの乗数データｂ ３−０を乗算し、この乗算結果の
上位４ビットのデータに４ビットのデータｒｏｏ００Ｊ
を加算するとともに１乗算結果の下位４ビットのデータ
に４ビットのデータｒ００００Ｊ 、ｒｏｏｏＯｊを加
算し、その加算結果の下位４ビットのデータを乗算結果
Ｐ １５−０の最下位の４ビットのデータＰ ３−０と
して出力する。
加算付き乗算回路２は、上位４ビットの被乗数データａ
７−４と下位４ビットの乗数データｂ ３−０を乗算し
、この乗算結果の上位４ビットのデータに４ビットのデ
ータ［０ＯＯＯＪを加算するとともに１乗算結果の下位
４ビットのデータに４ビットのデー・夕１００００Ｊ、
ｒｏ０００Ｊを加算する。
７−４と下位４ビットの乗数データｂ ３−０を乗算し
、この乗算結果の上位４ビットのデータに４ビットのデ
ータ［０ＯＯＯＪを加算するとともに１乗算結果の下位
４ビットのデータに４ビットのデー・夕１００００Ｊ、
ｒｏ０００Ｊを加算する。
加算付き乗算回路３は、下位４ビットの被乗数データａ
３−０と上位４ビットの乗数データｂ７−４を乗算し
、この乗算結果の上位４ビットのデータに４ビットのデ
ータｒ００００Ｊを加算するとともに１乗算結果の下位
４ビットのデータに加算付き乗算回路２の演算結果の下
位４ビットのデータと、加算付き乗算回路１の演算結果
の上位４ビットのデータを加算し、その加算結果の下位
４ビットのデータを乗算結果Ｐ１５−００第３位の４ビ
ットのデータＰ７−４として出力する。
３−０と上位４ビットの乗数データｂ７−４を乗算し
、この乗算結果の上位４ビットのデータに４ビットのデ
ータｒ００００Ｊを加算するとともに１乗算結果の下位
４ビットのデータに加算付き乗算回路２の演算結果の下
位４ビットのデータと、加算付き乗算回路１の演算結果
の上位４ビットのデータを加算し、その加算結果の下位
４ビットのデータを乗算結果Ｐ１５−００第３位の４ビ
ットのデータＰ７−４として出力する。
加算付き乗算回路４は、上位４ビットの被乗数データａ
７−４ と上位４ビットの乗数データｂ７−４を乗算
し、この乗算結果の上位４ビットのデータに４ビットの
データｒｏ０００Ｊを加算するとともに１乗算結果の下
位４ビットのデータに加算付き乗算回路２の演算結果の
上位４ビットのデータと、加算付き乗算回路３の演算結
果の上位４ビットのデータを加算し、その加算結果の上
位４ビットのデータを乗算結果Ｐ１５−００最上位の４
ビットのデータＰ １５−１２として出力し、加算結果
の下位４ビットのデータを乗算結果Ｐ１５−０の第２位
の４ビットのデータｐＨ−８として出力する。
７−４ と上位４ビットの乗数データｂ７−４を乗算
し、この乗算結果の上位４ビットのデータに４ビットの
データｒｏ０００Ｊを加算するとともに１乗算結果の下
位４ビットのデータに加算付き乗算回路２の演算結果の
上位４ビットのデータと、加算付き乗算回路３の演算結
果の上位４ビットのデータを加算し、その加算結果の上
位４ビットのデータを乗算結果Ｐ１５−００最上位の４
ビットのデータＰ １５−１２として出力し、加算結果
の下位４ビットのデータを乗算結果Ｐ１５−０の第２位
の４ビットのデータｐＨ−８として出力する。
したがって、上記従来例によれば、４つの加算付き乗算
回路１〜４を用いて、８ビットの被乗数データａ７−Ｑ
と８ビットの乗数データｂ ７−Ｏｋ乗算し、 １６ビ
ットの乗算結果Ｐ１５−０として出力することができる
。
回路１〜４を用いて、８ビットの被乗数データａ７−Ｑ
と８ビットの乗数データｂ ７−Ｏｋ乗算し、 １６ビ
ットの乗算結果Ｐ１５−０として出力することができる
。
発明が解決しようとする課題
しかしながら、上記従来の演算装置では、例えば複素数
（ａｌ Ｊ ｂ ） ＋ （ｃ ＋Ｊ ｄ ）を乗算
する場合、ａ−ｃ、ｂ−ｄ、ａ−ｄ、ｂ−ｃの乗算をそ
れぞれ１回、すなわち合計４回実行することにより各乗
算結果を得ることができるが、更に、ａ−ｃ−ｂ−ｄの
減算と、ａ−ｄ−１−ｂ−ｃの加算を実行する回路が必
要となり１時間がかかるという問題点がある。
（ａｌ Ｊ ｂ ） ＋ （ｃ ＋Ｊ ｄ ）を乗算
する場合、ａ−ｃ、ｂ−ｄ、ａ−ｄ、ｂ−ｃの乗算をそ
れぞれ１回、すなわち合計４回実行することにより各乗
算結果を得ることができるが、更に、ａ−ｃ−ｂ−ｄの
減算と、ａ−ｄ−１−ｂ−ｃの加算を実行する回路が必
要となり１時間がかかるという問題点がある。
本発明は上記従来の問題点に鑑み、複数のビットのデー
タを乗算することができるとともに、実数部と虚数部が
複数のビットにより構成される複素数を短時間で演算す
ることができる演算装置を提供することを目的とする。
タを乗算することができるとともに、実数部と虚数部が
複数のビットにより構成される複素数を短時間で演算す
ることができる演算装置を提供することを目的とする。
課題を解決するための手段
本発明は上記目的を達成するために、２ｎビットの第１
のデータの下位ｎビットのデータと２ｎビットの第２の
データの下１ｉｎビットのデータを乗算する第１の乗算
回路と、ｎビット全てが「０」のデータ又は第１の乗算
回路の乗算結果の下位ｎビットのデータを選択的に出力
する第１の切換回路と、ｎビット全てが「０」のデータ
又は第１の乗算回路の乗算結果の上位ｎビットのデータ
を選択的に出力する第２の切換回路と、第１のデータの
上位ｎビットのデータと第２のデータの下（Ｉｎビット
のデータを乗算する第２の乗算回路と、ｎビット全てが
「０」のデータ又は第２の乗算回路の乗算結果の上位ｎ
ビットのデータを選択的に出力する第３の切換回路と、
第３の切換回路の出力データ又は第１の切換回路の出力
データを選択的に出力する第４の切換回路と、第１のデ
ータの下ｉｎビットのデータと第２のデータの上位ｎビ
ットのデータな乗算し１乗算結果の上位ｎビットのデー
タに第３の切換回路の出力データを加算し。
のデータの下位ｎビットのデータと２ｎビットの第２の
データの下１ｉｎビットのデータを乗算する第１の乗算
回路と、ｎビット全てが「０」のデータ又は第１の乗算
回路の乗算結果の下位ｎビットのデータを選択的に出力
する第１の切換回路と、ｎビット全てが「０」のデータ
又は第１の乗算回路の乗算結果の上位ｎビットのデータ
を選択的に出力する第２の切換回路と、第１のデータの
上位ｎビットのデータと第２のデータの下（Ｉｎビット
のデータを乗算する第２の乗算回路と、ｎビット全てが
「０」のデータ又は第２の乗算回路の乗算結果の上位ｎ
ビットのデータを選択的に出力する第３の切換回路と、
第３の切換回路の出力データ又は第１の切換回路の出力
データを選択的に出力する第４の切換回路と、第１のデ
ータの下ｉｎビットのデータと第２のデータの上位ｎビ
ットのデータな乗算し１乗算結果の上位ｎビットのデー
タに第３の切換回路の出力データを加算し。
乗算結果の下位ｎビットのデータに前記第２の乗算回路
の乗算結果の下ｆｌｎビットのデータと第２の切換回路
の出力データを加算する第３の乗算回路と、ｎビット全
てが「０」のデータ又は第３の乗算回路の乗算結果の上
ｆｉｎビットのデータを選択的に出力する第５の切換回
路と、第１のデータの上位ｎビットのデータと第２のデ
ータの上位ｎビットのデータを乗算し、乗算結果の上位
ｎビットのデータに対し、第２の切換回路の出力データ
を加算又は減算し１乗算結果の下位ｎビットのデータに
対し、第４．第５の切換回路の出力データを加算又は減
算する第４の乗算回路とを備えたものである〇 作 用 本発明は上記構成により、それぞれ２０ビットの第１、
第２のデータのデータを乗算して４０ビットの乗算結果
を得る場合は、第１の切換回路が第１の乗算回路の乗算
結果の下位ｎビットのデータを出力することにより、こ
のデータが４ｎビットの乗算結果の最下位のｎビットの
データとなり。
の乗算結果の下ｆｌｎビットのデータと第２の切換回路
の出力データを加算する第３の乗算回路と、ｎビット全
てが「０」のデータ又は第３の乗算回路の乗算結果の上
ｆｉｎビットのデータを選択的に出力する第５の切換回
路と、第１のデータの上位ｎビットのデータと第２のデ
ータの上位ｎビットのデータを乗算し、乗算結果の上位
ｎビットのデータに対し、第２の切換回路の出力データ
を加算又は減算し１乗算結果の下位ｎビットのデータに
対し、第４．第５の切換回路の出力データを加算又は減
算する第４の乗算回路とを備えたものである〇 作 用 本発明は上記構成により、それぞれ２０ビットの第１、
第２のデータのデータを乗算して４０ビットの乗算結果
を得る場合は、第１の切換回路が第１の乗算回路の乗算
結果の下位ｎビットのデータを出力することにより、こ
のデータが４ｎビットの乗算結果の最下位のｎビットの
データとなり。
第３の乗算回路が第１のデータの下位ｎビットのデータ
と第２のデータの上ｉｎビットのデータを乗算し１乗算
結果の上位ｎビットのデータに第３の切換回路のｎビッ
ト全てがｒＯＪの出力データを加算し１乗算結果の下位
ｎビットのデータに第２の乗算回路の乗算結果の下位ｎ
ビットのデータと第１の乗算回路の乗算結果の上（ｑｎ
ピッ゛トのデータを加算すると、４ｎビットの乗算結果
の第３位のｎビットのデータとなる。
と第２のデータの上ｉｎビットのデータを乗算し１乗算
結果の上位ｎビットのデータに第３の切換回路のｎビッ
ト全てがｒＯＪの出力データを加算し１乗算結果の下位
ｎビットのデータに第２の乗算回路の乗算結果の下位ｎ
ビットのデータと第１の乗算回路の乗算結果の上（ｑｎ
ピッ゛トのデータを加算すると、４ｎビットの乗算結果
の第３位のｎビットのデータとなる。
また、第４の乗算回路が第１のデータの上位ｎビットの
データと第２のデータの上位ｎビットのデータを乗算し
１乗算結果の上位ｎビットのデータに第２の切換回路の
ｎビット全てが「０」の出力データを加算し１乗算結果
の下位ｎビットのデータに第１の乗算結果の上位ｎビッ
トのデータを加算すると、４ｎビットの乗算結果の最上
位、第２位のｎビットのデータとなる。
データと第２のデータの上位ｎビットのデータを乗算し
１乗算結果の上位ｎビットのデータに第２の切換回路の
ｎビット全てが「０」の出力データを加算し１乗算結果
の下位ｎビットのデータに第１の乗算結果の上位ｎビッ
トのデータを加算すると、４ｎビットの乗算結果の最上
位、第２位のｎビットのデータとなる。
他方、実数部と虚数部がそれぞれｎビットの第１、第２
の複素数データを乗算して実数部と虚数部がそれぞれ２
０ビットの乗算結果を得る場合は。
の複素数データを乗算して実数部と虚数部がそれぞれ２
０ビットの乗算結果を得る場合は。
第１の乗算回路が第１．第２の複素数データのそれぞれ
の虚数部を乗算し、第２の乗算回路が第１の複素数デー
タの実数部と第２の複素数データの虚数部を乗算し、第
３の乗算回路が第１の複素数データの虚数部と第２の複
素数データの実数部を乗算し２乗算結果の上位ｎビット
のデータに第２の乗算回路の乗算結果の上位ｎビットの
データを加算し１乗算結果の下位ｎビットのデータて前
記第２の乗算回路の乗算結果の下位ｎビットのデータと
第２の切換回路のｎビット全てが「０」の出力データを
加算すると、加算結果の下位ｎビットのデータが２ｎビ
ットの虚数部の乗算結果の下位ｎビットのデータとなり
、また、第５の切換回路が第３の乗算回路の加算結果の
上位ｎビットのデータを出力すると、このデータが２ｎ
ビットの虚数部の乗算結果の上位ｎビットのデータとな
る。
の虚数部を乗算し、第２の乗算回路が第１の複素数デー
タの実数部と第２の複素数データの虚数部を乗算し、第
３の乗算回路が第１の複素数データの虚数部と第２の複
素数データの実数部を乗算し２乗算結果の上位ｎビット
のデータに第２の乗算回路の乗算結果の上位ｎビットの
データを加算し１乗算結果の下位ｎビットのデータて前
記第２の乗算回路の乗算結果の下位ｎビットのデータと
第２の切換回路のｎビット全てが「０」の出力データを
加算すると、加算結果の下位ｎビットのデータが２ｎビ
ットの虚数部の乗算結果の下位ｎビットのデータとなり
、また、第５の切換回路が第３の乗算回路の加算結果の
上位ｎビットのデータを出力すると、このデータが２ｎ
ビットの虚数部の乗算結果の上位ｎビットのデータとな
る。
また、第４の乗算回路が第１．第２の複素数データのそ
れぞれの実数部を乗算し１乗算結果の上位ｎビットのデ
ータから第１の乗算回路の乗算結果の上位ｎビットのデ
ータを減算し１乗算結果の下位ｎビットのデータから第
１の乗算結果の下位ｎビットのデータと第５の切換回路
のｎビット全てが「０」の出力データを減算すると、２
ｎビノトの実数部の乗算結果となる。
れぞれの実数部を乗算し１乗算結果の上位ｎビットのデ
ータから第１の乗算回路の乗算結果の上位ｎビットのデ
ータを減算し１乗算結果の下位ｎビットのデータから第
１の乗算結果の下位ｎビットのデータと第５の切換回路
のｎビット全てが「０」の出力データを減算すると、２
ｎビノトの実数部の乗算結果となる。
実施例
以下、図面を参照して本発明の詳細な説明する。第１図
（ａ）は０本発明に係る演算装置の一実施例を示すブロ
ック図、第１図（ｂ）は、第１図（ａｌの演算装置の動
作説明図、第２図ｆａ）は、第１図（ａ）の加算付き乗
算回路を示すブロック図、第２図（ｂ）は。
（ａ）は０本発明に係る演算装置の一実施例を示すブロ
ック図、第１図（ｂ）は、第１図（ａｌの演算装置の動
作説明図、第２図ｆａ）は、第１図（ａ）の加算付き乗
算回路を示すブロック図、第２図（ｂ）は。
第２図（ａｌの加算付き乗算回路の動作説明図であり。
第３図に示す構成部材と同一のものには同一の８照符号
を付す。
を付す。
第１図において、１〜３けそれぞれ、加算付き乗算回路
であり、この加算付き乗算回路１〜３はそれぞれ、第２
図に示すように、それぞれ４ビットのデータＸ３−ｏ、
Ｙ３−ｏを乗算し、この乗算結果の上位４ビットのデー
タに４ビットのデータＡＨ３−ｏを加算するとともに、
乗算結果の下位４ビットのデータに４ビットのデータＡ
Ｌ３−６．ＢＬ３−０を加算し、その加算結果の上位ビ
ットのデータＺＨ３−ｏと下位４ビットのデータＺＬ３
−０を出力するように構成されている。
であり、この加算付き乗算回路１〜３はそれぞれ、第２
図に示すように、それぞれ４ビットのデータＸ３−ｏ、
Ｙ３−ｏを乗算し、この乗算結果の上位４ビットのデー
タに４ビットのデータＡＨ３−ｏを加算するとともに、
乗算結果の下位４ビットのデータに４ビットのデータＡ
Ｌ３−６．ＢＬ３−０を加算し、その加算結果の上位ビ
ットのデータＺＨ３−ｏと下位４ビットのデータＺＬ３
−０を出力するように構成されている。
４ａば、加算、減算付き乗算回路であり、この加算、減
算付き乗算回路４ａは、４ビットのデータＸ ３−（１
、Ｙ ３−ｏを乗算し、この乗算結果の上位４ビットの
データに対し、制御信号により４ビットのデータＡＨ３
−０を加算又は減算するとともに、乗算結果の下位４ビ
ットのデータに対し、制御信号により４ビットのデータ
ＡＬ３−０．ＢＬ３−０を加算又は減算し、その加算結
果又は減算結果の上位ビットのデータＺ ｌ（３−ｏと
下位４ビットのデータＺＬ３−０を出力するように構成
されている。
算付き乗算回路４ａは、４ビットのデータＸ ３−（１
、Ｙ ３−ｏを乗算し、この乗算結果の上位４ビットの
データに対し、制御信号により４ビットのデータＡＨ３
−０を加算又は減算するとともに、乗算結果の下位４ビ
ットのデータに対し、制御信号により４ビットのデータ
ＡＬ３−０．ＢＬ３−０を加算又は減算し、その加算結
果又は減算結果の上位ビットのデータＺ ｌ（３−ｏと
下位４ビットのデータＺＬ３−０を出力するように構成
されている。
５〜７，９はそれぞれ、端子Ｉに入力した信号を制御信
号により２つの端子Ａ又はＢに選択的に出力する切換回
路であり、切換回路端子５〜７゜９はそれぞれ、選択さ
れない出力端子Ａ、Ｂからはデータ「０」を出力する。
号により２つの端子Ａ又はＢに選択的に出力する切換回
路であり、切換回路端子５〜７゜９はそれぞれ、選択さ
れない出力端子Ａ、Ｂからはデータ「０」を出力する。
８は、端子Ａ又はＢに入力した信号を端子Ｙに選択的に
出力する切換回路である。
出力する切換回路である。
加算付き乗算回路１の上位、下位４ビットの出力端子は
それぞれ、切換回路６，５の入力端子■に接続され、切
換回路５の出力端子Ｂは、切換回路８の入力端子Ｂに接
続されている。切換回路６の出力端千人け、加算付き乗
算回路３のデータＢＬ ａ−ｏ用の入力端子に接続され
、出力端子Ｂけ加算、減算付き乗算回路４ａのデータＡ
Ｈ３−０用の入力端子に接続されている。
それぞれ、切換回路６，５の入力端子■に接続され、切
換回路５の出力端子Ｂは、切換回路８の入力端子Ｂに接
続されている。切換回路６の出力端千人け、加算付き乗
算回路３のデータＢＬ ａ−ｏ用の入力端子に接続され
、出力端子Ｂけ加算、減算付き乗算回路４ａのデータＡ
Ｈ３−０用の入力端子に接続されている。
加算付き乗算回路２の上位、下位４ビットの出力端子は
それぞれ、切換回路７０入力端子Ｉ、加算付き乗算回路
３のデータＡＬ３−０用の入力端子に接続され、切換回
路７の出力端子Ｂけ、加算付き乗算回路３のデータＡ
Ｈ３−０用の入力端子に接続され、出力端千人は、切換
回路８０入力端子Ａに接続されている。
それぞれ、切換回路７０入力端子Ｉ、加算付き乗算回路
３のデータＡＬ３−０用の入力端子に接続され、切換回
路７の出力端子Ｂけ、加算付き乗算回路３のデータＡ
Ｈ３−０用の入力端子に接続され、出力端千人は、切換
回路８０入力端子Ａに接続されている。
切換回路８の出力端子Ｙは、加算、減算付き乗算回路４
ａのデータＡ Ｌ ａ−ｏ用の入力端子に接続されてい
る。
ａのデータＡ Ｌ ａ−ｏ用の入力端子に接続されてい
る。
加算付き乗算回路３の上位４ビットの出力端子は、切換
回路９０入力端子Ｉに接続され、切換回路９の出力端千
人け、加算、減算付き乗算回路４ａのデータＢＬ３−０
用の入力端子に接続されている。
回路９０入力端子Ｉに接続され、切換回路９の出力端千
人け、加算、減算付き乗算回路４ａのデータＢＬ３−０
用の入力端子に接続されている。
次に、上記実施例の動作を説明する〇
第１図において、先ず、切換回路５〜９０入力、出力端
子Ａが選択されるとともに、加算、減算付き乗算回路４
ａが加算を行うように制御される場合には、従来例と同
様に、８ビットの被乗数データａ ７−０と８ビットの
乗数データｂ１−０を乗算し、１６ビットの乗算結果Ｐ
１５−０として出力するので、その詳細な動作説明は省
略する。
子Ａが選択されるとともに、加算、減算付き乗算回路４
ａが加算を行うように制御される場合には、従来例と同
様に、８ビットの被乗数データａ ７−０と８ビットの
乗数データｂ１−０を乗算し、１６ビットの乗算結果Ｐ
１５−０として出力するので、その詳細な動作説明は省
略する。
次に、実数部ａ（＝［ａ３．ａｌ、ａｔ、ａｏ ）と虚
数部ｂ（＝「ｂ３．ｂｚ、ｂ＋、ｂｏ ）より成る複
素数ａ 十ｊ ｂと、実数部ｃ （＝［ｃ３．ｃ２．ｃ
ｌ。
数部ｂ（＝「ｂ３．ｂｚ、ｂ＋、ｂｏ ）より成る複
素数ａ 十ｊ ｂと、実数部ｃ （＝［ｃ３．ｃ２．ｃ
ｌ。
ｃｏ）と虚数部ｄ（＝「’ｄ３．ｄｚ、ｄｔ、ｄｏ
）より成る複素数ｃ 十ｊ ｄを乗算する場合の動作を
説明する。この場合、切換回路５〜９０入力、出力端子
Ｂが選択されるとともに、加算、減算付き乗算回路４ａ
が減算を行うように制御される。
）より成る複素数ｃ 十ｊ ｄを乗算する場合の動作を
説明する。この場合、切換回路５〜９０入力、出力端子
Ｂが選択されるとともに、加算、減算付き乗算回路４ａ
が減算を行うように制御される。
加算付き乗算回路１は、第１図（ｔ）ｌに示すように、
虚数部す、３−０と虚数部ｄ ３−０を乗算し、この乗
算結果の上位４ビットのデータに４ビットのデータｒｏ
ｏｏｏＪを加算するとともに、乗算結果の下位４ビット
のデータに４ビットのデータｒｏｏ００Ｊ、「００００
」を加算し、その加算結果の下位４ビットのデータを切
換回路５，８を介して加算、減算付き乗算回路４ａのデ
ータＡＬ３−０用の入力端子に出力し、上位４ビットの
データを切換回路６を介して加算、減算付き乗算回路４
ａのデータＡＨ３−０用の入力端子に出力する。
虚数部す、３−０と虚数部ｄ ３−０を乗算し、この乗
算結果の上位４ビットのデータに４ビットのデータｒｏ
ｏｏｏＪを加算するとともに、乗算結果の下位４ビット
のデータに４ビットのデータｒｏｏ００Ｊ、「００００
」を加算し、その加算結果の下位４ビットのデータを切
換回路５，８を介して加算、減算付き乗算回路４ａのデ
ータＡＬ３−０用の入力端子に出力し、上位４ビットの
データを切換回路６を介して加算、減算付き乗算回路４
ａのデータＡＨ３−０用の入力端子に出力する。
ｂｏ算付き乗算回路２は、実数部ａ３−Ｑと虚数部ｄ３
−０を乗算し、この乗算結果の上位４ビットのデータに
４ビットのデータ「００００」を加算するとともに、乗
算結果の下位４ビットのデータに４ビットのデータｒ０
０００Ｊ、「００００Ｊを加算し、その加算結果の下位
４ビットのデータを加算付き乗算回路３のデータＡＬ３
−０用の入力端子に出力し、上位４ビットのデータを切
換回路７を介して加算付き乗算回路３のデータＡＨ３−
ｏ用の入力端子に出力する。
−０を乗算し、この乗算結果の上位４ビットのデータに
４ビットのデータ「００００」を加算するとともに、乗
算結果の下位４ビットのデータに４ビットのデータｒ０
０００Ｊ、「００００Ｊを加算し、その加算結果の下位
４ビットのデータを加算付き乗算回路３のデータＡＬ３
−０用の入力端子に出力し、上位４ビットのデータを切
換回路７を介して加算付き乗算回路３のデータＡＨ３−
ｏ用の入力端子に出力する。
加算付き乗算回路３ｕ、虚数部ｂ３−０と実数部Ｃ３−
０を乗算し、この乗算結果の上位４ビットのデータに加
算付き乗算回路２の演算結果の上位４ビットのデータを
加算するとともに、乗算結果の下位４ビットのデータに
加算付き乗算回路２の演算結果の下位４ビットのデータ
と、切換回路６の出力データｒ００００Ｊを加算し、そ
の加算結果の上位４ビットのデータを乗算結果の虚数部
（ａｄ＋ｂｃ）の上位４ビットのデータＬｙ−ｎトして
出力し、下位４ビットのデータを虚数部（ａｄ十ｂｃ）
の下位４ビットのデータＩ ３−０として出力する。
０を乗算し、この乗算結果の上位４ビットのデータに加
算付き乗算回路２の演算結果の上位４ビットのデータを
加算するとともに、乗算結果の下位４ビットのデータに
加算付き乗算回路２の演算結果の下位４ビットのデータ
と、切換回路６の出力データｒ００００Ｊを加算し、そ
の加算結果の上位４ビットのデータを乗算結果の虚数部
（ａｄ＋ｂｃ）の上位４ビットのデータＬｙ−ｎトして
出力し、下位４ビットのデータを虚数部（ａｄ十ｂｃ）
の下位４ビットのデータＩ ３−０として出力する。
加算、減算付き乗算回路４ａは、実数部ａ ３−。
と実数部Ｃ３−０を乗算し、この乗算結果の上位４ビッ
トのデータから加算付き乗算回路１０乗算結果の上位４
ビットのデータを減算するとともに、乗算結果の下位４
ビットのデータから加算付き乗算回路１０乗算結果の下
位４ビットのデータと切換回路９の出力データｒ０００
０Ｊ’に減算し、その減算結果の上位４ビットのデータ
を乗算結果の実数部（ａｃ−ｂｄ）の上位４ビットのデ
ータ几７〜４として出力し、下位４ビットのデータを実
数部（ａｃ−ｂｄ）の下位４ビットのデータ几３−０と
して出力する。
トのデータから加算付き乗算回路１０乗算結果の上位４
ビットのデータを減算するとともに、乗算結果の下位４
ビットのデータから加算付き乗算回路１０乗算結果の下
位４ビットのデータと切換回路９の出力データｒ０００
０Ｊ’に減算し、その減算結果の上位４ビットのデータ
を乗算結果の実数部（ａｃ−ｂｄ）の上位４ビットのデ
ータ几７〜４として出力し、下位４ビットのデータを実
数部（ａｃ−ｂｄ）の下位４ビットのデータ几３−０と
して出力する。
したがって、上記実施例によれば、３つのＤｎｎ打付乗
算回路１〜３と、１つの加算、減算付き乗算回路４ａと
、５つの切換回路５〜９により、８ビットの被乗数デー
タａ ７−Ｑと８ビットの乗数データｂ７−０を乗算す
ることができるとともに、複素数（ａ＋ｊｂ）、（ｃ十
ｊｄ ）を乗算する場合には、ａ−ｃ−ｂ−ｄの減算と
、ａ−ｄ＋ｂ−ｃの加算を実行する回路が不要となる。
算回路１〜３と、１つの加算、減算付き乗算回路４ａと
、５つの切換回路５〜９により、８ビットの被乗数デー
タａ ７−Ｑと８ビットの乗数データｂ７−０を乗算す
ることができるとともに、複素数（ａ＋ｊｂ）、（ｃ十
ｊｄ ）を乗算する場合には、ａ−ｃ−ｂ−ｄの減算と
、ａ−ｄ＋ｂ−ｃの加算を実行する回路が不要となる。
発明の詳細
な説明したように、本発明は、２０ビットの第１のデー
タの下（Ｑｎビットのデータと２ｎビットの第２のデー
タの下位ｎビットのデータを乗算する第１の乗算回路と
、ｎビット全てがｒＯＪのデータ又は第１の乗算回路の
乗算結果の下位ｎビットのデータを選択的に出力する第
１の切換回路と、ｎビット全てがｒＯＪのデータ又は第
１の乗算回路の乗算結果の上位ｎビットのデータを選択
的に出力する第２の切換回路と、第１のデータの上位ｎ
ビットのデータと第２のデータの下位ｎビットのデータ
を乗算する第２の乗算回路と、ｎビット全てがｒＯＪの
データ又は第２の乗算回路の乗算結果の上位ｎビットの
データを選択的に出力する第３の切換回路と、第３の切
換回路の出力データ又は第１の切換回路の出力データを
選択的だ出力する第４の切換回路と、第１のデータの下
位ｎビットのデータと第２のデータの上位ｎビットのデ
ータを乗算し、乗算結果の上位ｎビットのデータに第３
の切換回路の出力データを加算し、乗算結果の下位ｎビ
ットのデータに前記第２の乗算回路の乗算結果の下位ｎ
ビットのデータと第２の切換回路の出力データを加算す
る第３の乗算回路と、ｎビット全てが「０」のデータ又
は第３の乗算回路の乗算結果の上位ｎビットのデータを
選択的に出力する第５の切換回路と、第１のデータの上
位ｎビットのデータと第２のデータの上１ｉｎビットの
データを乗算し、乗算結果の上位ｎビットのデータに対
し、第２の切換回路の出方データを加算又は減算し、乗
算結果の下位ｎビットのデータに対し、第４．第５の切
換回路の出力データを加算又は減算する第４の乗算回路
とを備えたので、それぞれ２ｎビットのデータを乗算す
ることができるとともに、実数部と虚数部がそれぞれｎ
ビットにより構成される複素数を短時間で演算すること
ができる。
タの下（Ｑｎビットのデータと２ｎビットの第２のデー
タの下位ｎビットのデータを乗算する第１の乗算回路と
、ｎビット全てがｒＯＪのデータ又は第１の乗算回路の
乗算結果の下位ｎビットのデータを選択的に出力する第
１の切換回路と、ｎビット全てがｒＯＪのデータ又は第
１の乗算回路の乗算結果の上位ｎビットのデータを選択
的に出力する第２の切換回路と、第１のデータの上位ｎ
ビットのデータと第２のデータの下位ｎビットのデータ
を乗算する第２の乗算回路と、ｎビット全てがｒＯＪの
データ又は第２の乗算回路の乗算結果の上位ｎビットの
データを選択的に出力する第３の切換回路と、第３の切
換回路の出力データ又は第１の切換回路の出力データを
選択的だ出力する第４の切換回路と、第１のデータの下
位ｎビットのデータと第２のデータの上位ｎビットのデ
ータを乗算し、乗算結果の上位ｎビットのデータに第３
の切換回路の出力データを加算し、乗算結果の下位ｎビ
ットのデータに前記第２の乗算回路の乗算結果の下位ｎ
ビットのデータと第２の切換回路の出力データを加算す
る第３の乗算回路と、ｎビット全てが「０」のデータ又
は第３の乗算回路の乗算結果の上位ｎビットのデータを
選択的に出力する第５の切換回路と、第１のデータの上
位ｎビットのデータと第２のデータの上１ｉｎビットの
データを乗算し、乗算結果の上位ｎビットのデータに対
し、第２の切換回路の出方データを加算又は減算し、乗
算結果の下位ｎビットのデータに対し、第４．第５の切
換回路の出力データを加算又は減算する第４の乗算回路
とを備えたので、それぞれ２ｎビットのデータを乗算す
ることができるとともに、実数部と虚数部がそれぞれｎ
ビットにより構成される複素数を短時間で演算すること
ができる。
第１図（ａ）は、本発明に係る演算装置の一実施例を示
すブロック図、第１図（ｂ）は、第１図（ａ）の演算装
置の動作説明図、第２図（ａ）は、第１図（ａｌの加算
付き乗算回路を示すブロック図、第２図（ｂｌは、第２
図（ａ）の加算付き乗算回路の動作説明図、第３図（ａ
ｌは、従来の演算装＃を示すブロック図、第３図ｔｂ）
は、第３図（ａｌの演算装置の動作説明図である。 １〜３・・・加算付き乗算回路、４・・・加算減算付き
乗算回路、５〜９・・・切換回路。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名第 図 υλン （り 拘 ×２ ｆ ×Ｏ 均Ｙｌ スゲ１ ＸｓＹｚ Ｘｘ”ｙｉ＋ Ｘｔ’ｈＸｒｙ、ＸａＹ
ｔ ｌ１Ｙ２ Ｈｓ ＡＨ２ 沼 ＡＨ。 Ｌｓ Ｌｚ ＡＬ。 ＡＬ。 ’ｆ？Ｈｓ ＫＨｚ ＺＨｔ Ｈ０ ＺＬ３ １’Ｌ２ ＺＬ。 ｚＬ。 ６〜９ １抄Ｅ３各 ｊ！、こ郁ン 虫 山 α− 危収寿） ｂ２ｂ／ｂ。
すブロック図、第１図（ｂ）は、第１図（ａ）の演算装
置の動作説明図、第２図（ａ）は、第１図（ａｌの加算
付き乗算回路を示すブロック図、第２図（ｂｌは、第２
図（ａ）の加算付き乗算回路の動作説明図、第３図（ａ
ｌは、従来の演算装＃を示すブロック図、第３図ｔｂ）
は、第３図（ａｌの演算装置の動作説明図である。 １〜３・・・加算付き乗算回路、４・・・加算減算付き
乗算回路、５〜９・・・切換回路。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名第 図 υλン （り 拘 ×２ ｆ ×Ｏ 均Ｙｌ スゲ１ ＸｓＹｚ Ｘｘ”ｙｉ＋ Ｘｔ’ｈＸｒｙ、ＸａＹ
ｔ ｌ１Ｙ２ Ｈｓ ＡＨ２ 沼 ＡＨ。 Ｌｓ Ｌｚ ＡＬ。 ＡＬ。 ’ｆ？Ｈｓ ＫＨｚ ＺＨｔ Ｈ０ ＺＬ３ １’Ｌ２ ＺＬ。 ｚＬ。 ６〜９ １抄Ｅ３各 ｊ！、こ郁ン 虫 山 α− 危収寿） ｂ２ｂ／ｂ。
Claims (1)
- 【特許請求の範囲】 ２ｎビットの第１のデータの下位ｎビットのデータと２
ｎビットの第２のデータの下位ｎビットのデータを乗算
する第１の乗算回路と、 ｎビット全てが「０」のデータ又は前記第１の乗算回路
の乗算結果の下位ｎビットのデータを選択的に出力する
第１の切換回路と、 ｎビット全てが「０」のデータ又は前記第１の乗算回路
の乗算結果の上位ｎビットのデータを選択的に出力する
第２の切換回路と、 前記第１のデータの上位ｎビットのデータと前記第２の
データの下位ｎビットのデータを乗算する第２の乗算回
路と、 ｎビット全てが「０」のデータ又は前記第２の乗算回路
の乗算結果の上位ｎビットのデータを選択的に出力する
第３の切換回路と、 前記第３の切換回路の出力データ又は前記第１の切換回
路の出力データを選択的に出力する第４の切換回路と、 前記第１のデータの下位ｎビットのデータと前記第２の
データの上位ｎビットのデータを乗算し、乗算結果の上
位ｎビットのデータに前記第３の切換回路の出力データ
を加算し、乗算結果の下位ｎビットのデータに前記第２
の乗算回路の乗算結果の下位ｎビットのデータと前記第
２の切換回路の出力データを加算する第３の乗算回路と
、 ｎビット全てが「０」のデータ又は前記第３の乗算回路
の乗算結果の上位ｎビットのデータを選択的に出力する
第５の切換回路と、 前記第１のデータの上位ｎビットのデータと前記第２の
データの上位ｎビットのデータを乗算し、乗算結果の上
位ｎビットのデータに対し、前記第２の切換回路の出力
データを加算又は減算し、乗算結果の下位ｎビットのデ
ータに対し、前記第４、第５の切換回路の出力データを
加算又は減算する第４の乗算回路とを有する演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30488388A JPH0758483B2 (ja) | 1988-12-01 | 1988-12-01 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30488388A JPH0758483B2 (ja) | 1988-12-01 | 1988-12-01 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02150962A true JPH02150962A (ja) | 1990-06-11 |
| JPH0758483B2 JPH0758483B2 (ja) | 1995-06-21 |
Family
ID=17938426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30488388A Expired - Lifetime JPH0758483B2 (ja) | 1988-12-01 | 1988-12-01 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758483B2 (ja) |
-
1988
- 1988-12-01 JP JP30488388A patent/JPH0758483B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758483B2 (ja) | 1995-06-21 |
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