JPH0215319A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0215319A JPH0215319A JP63167517A JP16751788A JPH0215319A JP H0215319 A JPH0215319 A JP H0215319A JP 63167517 A JP63167517 A JP 63167517A JP 16751788 A JP16751788 A JP 16751788A JP H0215319 A JPH0215319 A JP H0215319A
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- JP
- Japan
- Prior art keywords
- terminal
- clock signal
- clock
- wirings
- supplied
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000010363 phase shift Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000010365 information processing Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置に用いられる半導体集積回路に
関する。
関する。
従来のこの種の半導体集積回路では、第４図に示すよう
に、クロック信号は端子８２からクロック分配回路８３
を経てフリップフロップ８４に供給する構成となってい
た。
に、クロック信号は端子８２からクロック分配回路８３
を経てフリップフロップ８４に供給する構成となってい
た。
上述した半導体集積回路は、クロックスキュー調整回路
を内蔵していないので、従来の半導体集積回路を２個以
上用いて装置を構成した場合、各々の半導体集積回路の
クロック入力端子に供給されるクロック信号に位相ずれ
が生じた場合、これを調整することができないという欠
点があった。
を内蔵していないので、従来の半導体集積回路を２個以
上用いて装置を構成した場合、各々の半導体集積回路の
クロック入力端子に供給されるクロック信号に位相ずれ
が生じた場合、これを調整することができないという欠
点があった。
本発明の半導体集積回路は、クロック信号を、シフトレ
ジスタと、このシフトレジスタのデータをデコードする
デコーダと、所要の信号伝播時間差となるように異なる
配線長に設定した２本以上の配線と、前記デコーダから
の選択信号によって、前記２本以上の配線の内の一つの
配線を選択してクロック信号を通過させて出力する手段
とからなるクロックスキュー調整回路を通過させ、フリ
ップフロップに供給する手段を有している。
ジスタと、このシフトレジスタのデータをデコードする
デコーダと、所要の信号伝播時間差となるように異なる
配線長に設定した２本以上の配線と、前記デコーダから
の選択信号によって、前記２本以上の配線の内の一つの
配線を選択してクロック信号を通過させて出力する手段
とからなるクロックスキュー調整回路を通過させ、フリ
ップフロップに供給する手段を有している。
第１図は本発明の半導体集積回路の一実施例を表わす図
である。端子２に供給されるクロック信号は、クロック
スキュー調整回路５でその位相を補正され、クロック分
配回路３を経て、フリップフロップ４に供給される。第
２図に、第１図のクロックスキュー調整回路５の詳細な
回路図を示す。
である。端子２に供給されるクロック信号は、クロック
スキュー調整回路５でその位相を補正され、クロック分
配回路３を経て、フリップフロップ４に供給される。第
２図に、第１図のクロックスキュー調整回路５の詳細な
回路図を示す。
第１図の端子２，６，７，８，９と第２図の端子２１．
２３，２４，２５，２２とがこの順で対応している。第
２図の回路は２ビツトのシフトレジスタ２６のデータが
、デコーダ２７でデコードされた結果、信号線３２，３
３，３４，３５の内の一つが論理１となり、所要の信号
伝播時間差となるように異なる配線長に設定した配線２
８，２９゜３０．３１の内の一つの配線が選択され、端
子２１に供給されたクロック信号を通過させることによ
りクロック信号の位相ずれを補正し、端子２２を経てク
ロック分配回路３に供給している。たとえば配線２８の
信号伝播時間に対して、配線２９の信号伝播時間は３０
［ｐＳ］長く、配線３０の信号伝播時間は６０［ｐＳ
］長く、配線３１の信号伝播時間は９０［ｐＳ］長くな
るように配線長を設定しておけば、クロック信号を配線
２８，２９．３０，３１の内の一つを通過させることに
より、３０ ［ｐＳ１単位で４段階にクロック信号の位
相ずれを補正することができる利点がある。配線２８，
２９，３０，３１の内どの配線を選択するかは、２ビツ
トのシフトレジスタ２６のデータで決まる。シフトレジ
スタ２６には、端子２４を論理１にして端子２１に供給
されるクロック信号をシフトレジスタ２６に供給し、端
子２３からデータを入力してデータを書き込む。また、
シフトレジスタ２６のデータは、端子２４を論理１にし
て、端子２１に供給されるクロック信号をシフトレジス
タ２６に供給することにより、端子２５から読み出すこ
とができる。
２３，２４，２５，２２とがこの順で対応している。第
２図の回路は２ビツトのシフトレジスタ２６のデータが
、デコーダ２７でデコードされた結果、信号線３２，３
３，３４，３５の内の一つが論理１となり、所要の信号
伝播時間差となるように異なる配線長に設定した配線２
８，２９゜３０．３１の内の一つの配線が選択され、端
子２１に供給されたクロック信号を通過させることによ
りクロック信号の位相ずれを補正し、端子２２を経てク
ロック分配回路３に供給している。たとえば配線２８の
信号伝播時間に対して、配線２９の信号伝播時間は３０
［ｐＳ］長く、配線３０の信号伝播時間は６０［ｐＳ
］長く、配線３１の信号伝播時間は９０［ｐＳ］長くな
るように配線長を設定しておけば、クロック信号を配線
２８，２９．３０，３１の内の一つを通過させることに
より、３０ ［ｐＳ１単位で４段階にクロック信号の位
相ずれを補正することができる利点がある。配線２８，
２９，３０，３１の内どの配線を選択するかは、２ビツ
トのシフトレジスタ２６のデータで決まる。シフトレジ
スタ２６には、端子２４を論理１にして端子２１に供給
されるクロック信号をシフトレジスタ２６に供給し、端
子２３からデータを入力してデータを書き込む。また、
シフトレジスタ２６のデータは、端子２４を論理１にし
て、端子２１に供給されるクロック信号をシフトレジス
タ２６に供給することにより、端子２５から読み出すこ
とができる。
第３図は本発明の他の実施例におけるクロックスキュー
調整回路の詳細な回路図である。第１図の端子２，６，
７，８．９と第３図の端子５１゜５３．５４，５５，５
２とがこの順で対応している。第３図のクロックスキュ
ー調整回路は、３ビツトのシフトレジスタ５６のデータ
が、デコーダ５７でデコードされて選択信号となり、所
要の信号伝播時間差となるように異なる配線長に設定し
た配線５８，５９，６０，６１，６２，６３の内−つの
配線を選択し、端子５１に供給されたクロック信号を通
過させることにより、クロック信号の位相ずれを補正し
端子５２を経てクロック分配回路３に供給している。た
とえば配線５８，５９゜６０．８１，６２，６３の信号
伝播時間が２０［ｐ Ｓ］ずつ異なっているとすると、
第３図のクロックスキュー調整回路では、２０ ［：ｐ
Ｓ１単位で６段階にクロックの位相ずれを補正すること
ができる利点がある。
調整回路の詳細な回路図である。第１図の端子２，６，
７，８．９と第３図の端子５１゜５３．５４，５５，５
２とがこの順で対応している。第３図のクロックスキュ
ー調整回路は、３ビツトのシフトレジスタ５６のデータ
が、デコーダ５７でデコードされて選択信号となり、所
要の信号伝播時間差となるように異なる配線長に設定し
た配線５８，５９，６０，６１，６２，６３の内−つの
配線を選択し、端子５１に供給されたクロック信号を通
過させることにより、クロック信号の位相ずれを補正し
端子５２を経てクロック分配回路３に供給している。た
とえば配線５８，５９゜６０．８１，６２，６３の信号
伝播時間が２０［ｐ Ｓ］ずつ異なっているとすると、
第３図のクロックスキュー調整回路では、２０ ［：ｐ
Ｓ１単位で６段階にクロックの位相ずれを補正すること
ができる利点がある。
以上説明したように本発明は、半導体集積回路内に、シ
フトレジスタと、このシフトレジスタのデータをデコー
ドするデコーダと、所要の信号伝播時間差となるよう異
なる配線長に設定した２本以上の配線と、前記デコーダ
からの選択信号によって、前記２本以上の配線の内の一
つの配線を選択してクロック信号を通過させる手段とか
らなるクロックスキュー調整回路を有することにより、
クロック信号の位相ずれを補正できる効果を奏する。
フトレジスタと、このシフトレジスタのデータをデコー
ドするデコーダと、所要の信号伝播時間差となるよう異
なる配線長に設定した２本以上の配線と、前記デコーダ
からの選択信号によって、前記２本以上の配線の内の一
つの配線を選択してクロック信号を通過させる手段とか
らなるクロックスキュー調整回路を有することにより、
クロック信号の位相ずれを補正できる効果を奏する。
第１図は本発明の一実施例のブロック図、第２図は第１
図中のクロックスキュー調整回路を示す回路図、第３図
は本発明の他の実施例でのクロックスキュー調整回路を
示す回路図、第４図は従来例のブロック図である。 ２．６．７〜９，２１〜２５．５１〜５５，８２・・・
端子、５・・・クロックスキュー調整回路、４゜８４・
・・フリップフロップ、２６．５６・・・シフトレジス
タ、２７，５・７・・・デコーダ、３２〜３５・・・信
号線、２８〜３１．５８〜６３・・・異なる配線長に設
定した配線。
図中のクロックスキュー調整回路を示す回路図、第３図
は本発明の他の実施例でのクロックスキュー調整回路を
示す回路図、第４図は従来例のブロック図である。 ２．６．７〜９，２１〜２５．５１〜５５，８２・・・
端子、５・・・クロックスキュー調整回路、４゜８４・
・・フリップフロップ、２６．５６・・・シフトレジス
タ、２７，５・７・・・デコーダ、３２〜３５・・・信
号線、２８〜３１．５８〜６３・・・異なる配線長に設
定した配線。
Claims (1)
- クロック信号をシフトするシフトレジスタと、このシフ
トレジスタのデータをデコードするデコーダと、所要の
信号伝播時間差となるように異なる配線長に設定した２
本以上の配線と、前記デコーダからの選択信号によって
、前記２本以上の配線の内の一つの配線を選択してクロ
ック信号を通過させて出力する手段とからなるクロック
スキュー調整回路と、このクロックスキュー調整回路の
出力を供給されるフリップフロップとを具備することを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63167517A JPH0215319A (ja) | 1988-07-04 | 1988-07-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63167517A JPH0215319A (ja) | 1988-07-04 | 1988-07-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0215319A true JPH0215319A (ja) | 1990-01-19 |
Family
ID=15851157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63167517A Pending JPH0215319A (ja) | 1988-07-04 | 1988-07-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0215319A (ja) |
-
1988
- 1988-07-04 JP JP63167517A patent/JPH0215319A/ja active Pending
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