JPH02139957A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02139957A JPH02139957A JP29331888A JP29331888A JPH02139957A JP H02139957 A JPH02139957 A JP H02139957A JP 29331888 A JP29331888 A JP 29331888A JP 29331888 A JP29331888 A JP 29331888A JP H02139957 A JPH02139957 A JP H02139957A
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- JP
- Japan
- Prior art keywords
- input
- signals
- selector
- terminal
- output
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体集積回路に関し、特に入力端子間でのセ
ットアツプタイム及びホールドタイムを外部制御端子に
よって変更することができるように構成した半導体集積
回路に関する。
ットアツプタイム及びホールドタイムを外部制御端子に
よって変更することができるように構成した半導体集積
回路に関する。
［従来の技術］
第２図は従来のこの種の半導体集積回路を示す回路図で
ある。
ある。
入力端子３１には入力バッファ３２が接続されており、
入力バッファ３２の出力端には内部回路３３が接続され
ている。従って、入力端子３１に入力した入力信号は入
力バッファ３２を介して内部回路３３に入力される。
入力バッファ３２の出力端には内部回路３３が接続され
ている。従って、入力端子３１に入力した入力信号は入
力バッファ３２を介して内部回路３３に入力される。
［発明が解決しようとする課題］
上述した従来の半導体集積回路は、回路設計時に入力端
子間のセットアツプタイム及びホールドタイムが決まる
ため、プリント基板上で入力信号のタイミングを調整す
るようになっている。このため、半導体集積回路の製造
バラツキ等によってセットアツプタイム又はホールドタ
イムが変化した場合は、プリント基板上に遅延回路を新
たに加えて入力信号間のタイミングを調整する必要があ
るという欠点がある。
子間のセットアツプタイム及びホールドタイムが決まる
ため、プリント基板上で入力信号のタイミングを調整す
るようになっている。このため、半導体集積回路の製造
バラツキ等によってセットアツプタイム又はホールドタ
イムが変化した場合は、プリント基板上に遅延回路を新
たに加えて入力信号間のタイミングを調整する必要があ
るという欠点がある。
本発明はかかる問題点に鑑みてなされたものであって、
プリント基板上に遅延回路を設けることなく入力信号間
のタイミングを調整することができ、これにより容易に
セットアツプタイム及びホールドタイムを調節すること
ができる半導体集積回路を提供することを目的とする。
プリント基板上に遅延回路を設けることなく入力信号間
のタイミングを調整することができ、これにより容易に
セットアツプタイム及びホールドタイムを調節すること
ができる半導体集積回路を提供することを目的とする。
［課題を解決するための手段］
本発明に係る半導体集積回路は、入力信号が入力される
入力端子と、この入力端子に接続された入力バッファと
、この入力バッファの出力端に接続され相互に直列に接
続されたｎ段の遅延回路と、制御信号が入力される制御
端子と、前記遅延回路の出力を１段又は複数段毎に取り
出して得たｍ個の信号が入力されると共に、前記制御端
子から制御信号が入力され、この制御信号により前記ｍ
個の信号のうち１つを選択して出力するセレクタとを有
し、このセレクタの出力を内部回路に入力させることを
特徴とする。
入力端子と、この入力端子に接続された入力バッファと
、この入力バッファの出力端に接続され相互に直列に接
続されたｎ段の遅延回路と、制御信号が入力される制御
端子と、前記遅延回路の出力を１段又は複数段毎に取り
出して得たｍ個の信号が入力されると共に、前記制御端
子から制御信号が入力され、この制御信号により前記ｍ
個の信号のうち１つを選択して出力するセレクタとを有
し、このセレクタの出力を内部回路に入力させることを
特徴とする。
［作用］
本発明においては、入力端子に入力された入力信号を入
力バッファを介してｎ段の遅延回路に入力し、この遅延
回路の出力を１段又は複数段毎に取り出して異なる遅延
時間を有するｍ個の入力信号としてセレクタに入力させ
る。そして、制御端子を介して制御信号をセレクタに入
力し、このセレクタに入力されているｍ個の入力信号の
うち、１つを選択して内部回路に出力させる。このため
、セレクタから出力される入力信号の遅延時間、即ち入
力信号のタイミングを制御信号により調整することがで
きる。従って、製造バラツキ等に起因して半導体集積回
路のセットアツプタイム又はホールドタイムが変化して
も、入力信号間のタイミングを制御信号により調整して
これを容易に調節することができる。
力バッファを介してｎ段の遅延回路に入力し、この遅延
回路の出力を１段又は複数段毎に取り出して異なる遅延
時間を有するｍ個の入力信号としてセレクタに入力させ
る。そして、制御端子を介して制御信号をセレクタに入
力し、このセレクタに入力されているｍ個の入力信号の
うち、１つを選択して内部回路に出力させる。このため
、セレクタから出力される入力信号の遅延時間、即ち入
力信号のタイミングを制御信号により調整することがで
きる。従って、製造バラツキ等に起因して半導体集積回
路のセットアツプタイム又はホールドタイムが変化して
も、入力信号間のタイミングを制御信号により調整して
これを容易に調節することができる。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の実施例を示・す回路図である。
入力端子１は入力バッファ２４の入力に接続され、入力
バッファ２４の出力は遅延回路７に接続されている。遅
延回路７，８，９，１０，１１．１２はこの順に直列に
接続されており、遅延回路７の入力端、遅延回路１２の
出力端、遅延回路８と遅延回路９との接続部、及び遅延
回路１０と遅延回路１１との接続部は、夫々セレクタ１
９の４個の入力端に個別的に接続されている。従って、
入力バッファ２４の出力及び２段毎の遅延回路８，１０
．１２の出力が夫々セレクタ１９の各入力端に入力され
る。制御端子３及び４からの制御信号はデコーダ２１に
入力されてデコードされ、更にセレクタ１９に制御信号
として入力される。
バッファ２４の出力は遅延回路７に接続されている。遅
延回路７，８，９，１０，１１．１２はこの順に直列に
接続されており、遅延回路７の入力端、遅延回路１２の
出力端、遅延回路８と遅延回路９との接続部、及び遅延
回路１０と遅延回路１１との接続部は、夫々セレクタ１
９の４個の入力端に個別的に接続されている。従って、
入力バッファ２４の出力及び２段毎の遅延回路８，１０
．１２の出力が夫々セレクタ１９の各入力端に入力され
る。制御端子３及び４からの制御信号はデコーダ２１に
入力されてデコードされ、更にセレクタ１９に制御信号
として入力される。
一方、入力端子２は入力バッファ２５の入力に接続され
、入力バッファ２５の出力は遅延回路１３に接続されて
いる。遅延回路１３．１４，１５゜１６．１７．１８は
この順に直列に接続されており、入力バッファ２５の出
力と遅延回路１４，１６．１８の出力が夫々セレクタ２
０の４個の入力端に個別的に入力されている。制御端子
５及び６からの制御信号はデコーダ２２によりデコード
された後、セレクタ２０に入力される。
、入力バッファ２５の出力は遅延回路１３に接続されて
いる。遅延回路１３．１４，１５゜１６．１７．１８は
この順に直列に接続されており、入力バッファ２５の出
力と遅延回路１４，１６．１８の出力が夫々セレクタ２
０の４個の入力端に個別的に入力されている。制御端子
５及び６からの制御信号はデコーダ２２によりデコード
された後、セレクタ２０に入力される。
セレクタ１９の出力は内部回路としての遅延型（Ｄ）フ
リップフロップ（以下、Ｄ−Ｆ −Ｆという）２３のデ
ータ端子に入力され、セレクタ２゜の出力はＤ−Ｆ −
Ｆ２３のクロック端子に入力される。
リップフロップ（以下、Ｄ−Ｆ −Ｆという）２３のデ
ータ端子に入力され、セレクタ２゜の出力はＤ−Ｆ −
Ｆ２３のクロック端子に入力される。
このように構成された半導体集積回路においては、入力
端子１からの入力信号は、入力バッファ２４を介してセ
レクタ１９に入力する。また、入力バッファ２４の出力
は遅延回路７にも入力されており、遅延回路７．８によ
り遅延した入力信号、遅延回路７，８，９．１０により
遅延した入力信号、及び遅延回路７，８，９．１０，１
１．１２により遅延した入力信号もセレクタ１９に入力
する。結局、セレクタ１９に入力する入力信号は、入力
バッファ２４がら直接入力したものも含めて４種の遅延
時間を持ったデータである。制御端子３．４からの制御
信号はデコーダ２１を介してセレクタ１９の制御端に入
力され、セレクタ１９はこの制御信号に基づいてその入
力端に入力した４種の遅延時間を持ったデータのうちの
１つを選択して出力する。
端子１からの入力信号は、入力バッファ２４を介してセ
レクタ１９に入力する。また、入力バッファ２４の出力
は遅延回路７にも入力されており、遅延回路７．８によ
り遅延した入力信号、遅延回路７，８，９．１０により
遅延した入力信号、及び遅延回路７，８，９．１０，１
１．１２により遅延した入力信号もセレクタ１９に入力
する。結局、セレクタ１９に入力する入力信号は、入力
バッファ２４がら直接入力したものも含めて４種の遅延
時間を持ったデータである。制御端子３．４からの制御
信号はデコーダ２１を介してセレクタ１９の制御端に入
力され、セレクタ１９はこの制御信号に基づいてその入
力端に入力した４種の遅延時間を持ったデータのうちの
１つを選択して出力する。
同様に入力端子２の入力信号は入力バッファ２５及び遅
延回路１３．１４．１５，１６，１７゜１８を介してセ
レクタ２０に４種の遅延時間を持った信号として入力す
る。制御端子５，６からの制御信号はデコーダ２２を介
してセレクタ２０の制御端に入力され、セレクタ２０は
この制御信号により制御されて、その入力端に入力した
４種の遅延時間を持ったデータのうちの１つを選択して
出力する。
延回路１３．１４．１５，１６，１７゜１８を介してセ
レクタ２０に４種の遅延時間を持った信号として入力す
る。制御端子５，６からの制御信号はデコーダ２２を介
してセレクタ２０の制御端に入力され、セレクタ２０は
この制御信号により制御されて、その入力端に入力した
４種の遅延時間を持ったデータのうちの１つを選択して
出力する。
セレクタ１９．２０の出力はＤ−Ｆ−Ｆ２３の夫々デー
タ端子及びタロツク端子に入力される。
タ端子及びタロツク端子に入力される。
本実施例において、入力端子２に入力する信号に対して
、入力端子ｌに入力する信号のセットアツプタイムが十
分な時間でない場合は、セレクタ２０に入力する遅延量
が異なる４つのデータのうち、遅延量が大きいデータを
選んでセレクタ２０から出力させる。これによって、Ｄ
−Ｆ −Ｆ２３のクロックとデータのセットアツプタイ
ムを十分な時間にすることができる。一方、入力端子２
の信号に対する入力端子１の信号のホールドタイムが十
分な時間でない場合は、セレクタ１９が選択するデータ
を遅延量が大きいデータにすることにより、Ｄ−Ｆ−Ｆ
２３のクロックとデータのホールドタイムを十分な時間
にすることができる。
、入力端子ｌに入力する信号のセットアツプタイムが十
分な時間でない場合は、セレクタ２０に入力する遅延量
が異なる４つのデータのうち、遅延量が大きいデータを
選んでセレクタ２０から出力させる。これによって、Ｄ
−Ｆ −Ｆ２３のクロックとデータのセットアツプタイ
ムを十分な時間にすることができる。一方、入力端子２
の信号に対する入力端子１の信号のホールドタイムが十
分な時間でない場合は、セレクタ１９が選択するデータ
を遅延量が大きいデータにすることにより、Ｄ−Ｆ−Ｆ
２３のクロックとデータのホールドタイムを十分な時間
にすることができる。
［発明の効果］
以上説明したように、本発明は入力にｎ段の遅延回路を
直列に接続し、１段又は複数段毎に遅延回路の出力を取
り出してセレクタに入力させ、制御端子からの制御信号
によりこのｍ個の入力から１つを選択して内部回路に出
力するように構成したから、半導体集積回路の製造工程
で特性上のバラツキが発生しても、プリント基板上に新
たに遅延回路を設けることなく、制御信号を介して容易
に入力信号間のタイミングを調整することができる。こ
のため、セットアツプタイム及びホールドタイムを外部
から容易に調整することができるという効果がある。
直列に接続し、１段又は複数段毎に遅延回路の出力を取
り出してセレクタに入力させ、制御端子からの制御信号
によりこのｍ個の入力から１つを選択して内部回路に出
力するように構成したから、半導体集積回路の製造工程
で特性上のバラツキが発生しても、プリント基板上に新
たに遅延回路を設けることなく、制御信号を介して容易
に入力信号間のタイミングを調整することができる。こ
のため、セットアツプタイム及びホールドタイムを外部
から容易に調整することができるという効果がある。
第１図は本発明の実施例に係る半導体集積回路を示す回
路図、第２図は従来の半導体集積回路を示す回路図であ
る。 １．２，３１：入力端子、３，４，５，６．制御端子、
７．８．９，１０，１１．１２．１３゜１４．１５，１
６，１７，１８．遅延回路、１９゜２０：セレクタ、２
１．２２；デコーダ、２３；Ｄ−Ｆ−Ｆ（内部回路）、
２４，２５．３２；入力バッファ、３３；内部回路
路図、第２図は従来の半導体集積回路を示す回路図であ
る。 １．２，３１：入力端子、３，４，５，６．制御端子、
７．８．９，１０，１１．１２．１３゜１４．１５，１
６，１７，１８．遅延回路、１９゜２０：セレクタ、２
１．２２；デコーダ、２３；Ｄ−Ｆ−Ｆ（内部回路）、
２４，２５．３２；入力バッファ、３３；内部回路
Claims (1)
- （１）入力信号が入力される入力端子と、この入力端子
に接続された入力バッファと、この入力バッファの出力
端に接続され相互に直列に接続されたｎ段の遅延回路と
、制御信号が入力される制御端子と、前記遅延回路の出
力を１段又は複数段毎に取り出して得たｍ個の信号が入
力されると共に、前記制御端子から制御信号が入力され
、この制御信号により前記ｍ個の信号のうち１つを選択
して出力するセレクタとを有し、このセレクタの出力を
内部回路に入力させることを特徴とする半導体集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29331888A JPH02139957A (ja) | 1988-11-18 | 1988-11-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29331888A JPH02139957A (ja) | 1988-11-18 | 1988-11-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02139957A true JPH02139957A (ja) | 1990-05-29 |
Family
ID=17793280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29331888A Pending JPH02139957A (ja) | 1988-11-18 | 1988-11-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02139957A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04254375A (ja) * | 1991-02-06 | 1992-09-09 | Nec Ic Microcomput Syst Ltd | 半導体集積回路の製造方法 |
| US6130567A (en) * | 1997-04-18 | 2000-10-10 | Nec Corporation | Semiconductor delay circuit having inverter circuits and transfer gates |
-
1988
- 1988-11-18 JP JP29331888A patent/JPH02139957A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04254375A (ja) * | 1991-02-06 | 1992-09-09 | Nec Ic Microcomput Syst Ltd | 半導体集積回路の製造方法 |
| US6130567A (en) * | 1997-04-18 | 2000-10-10 | Nec Corporation | Semiconductor delay circuit having inverter circuits and transfer gates |
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