JPH0215328A - 比較回路 - Google Patents
比較回路Info
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- JPH0215328A JPH0215328A JP16569288A JP16569288A JPH0215328A JP H0215328 A JPH0215328 A JP H0215328A JP 16569288 A JP16569288 A JP 16569288A JP 16569288 A JP16569288 A JP 16569288A JP H0215328 A JPH0215328 A JP H0215328A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、２進数の比較回路に関し、特に所定の値と任
意の値とを比較する比較回路に関する。
意の値とを比較する比較回路に関する。
従来、ある固定の数値と任意の数値との大小比較を行う
ためには、固定の数値を記憶する固定数値記憶部、任意
の数値を一時的に記憶する任意数値記憶部、そして、そ
れぞれ記憶された固定の数値と任意の数値との比較を行
う比較部が必要であった。上記の固定数値記憶部はＲＯ
Ｍ、任意数値記憶部はＲ入Ｍあるいはラッチ等が用いら
れ、また比較部は論理ゲートによって構成されていた。
ためには、固定の数値を記憶する固定数値記憶部、任意
の数値を一時的に記憶する任意数値記憶部、そして、そ
れぞれ記憶された固定の数値と任意の数値との比較を行
う比較部が必要であった。上記の固定数値記憶部はＲＯ
Ｍ、任意数値記憶部はＲ入Ｍあるいはラッチ等が用いら
れ、また比較部は論理ゲートによって構成されていた。
このため、その回路構成は複雑なものとなり、それを実
現するために多くのトランジスタ等の素子を用いなけれ
ばならなかった。したがって、上記の構成を半導体集積
回路によって実現した場合、チップ面積が大きくなり、
コストアップを招く要因となっていた。
現するために多くのトランジスタ等の素子を用いなけれ
ばならなかった。したがって、上記の構成を半導体集積
回路によって実現した場合、チップ面積が大きくなり、
コストアップを招く要因となっていた。
本発明は上記の点に鑑みてなされたもので、所定の数値
と任意の数値との大小比較を行う比較回路において、そ
の回路構成を簡素化するとともにトランジスタ等の素子
数を低減することを目的とする。
と任意の数値との大小比較を行う比較回路において、そ
の回路構成を簡素化するとともにトランジスタ等の素子
数を低減することを目的とする。
〔課題を解決するための手段）
上記目的を達成するために、本発明の比較回路は、所定
の２進数データである基準データと、任意の２進数デー
タである入力データとの大小比較を行う比較回路におい
て、前記基準データの各ビットの中で、２つの値のうち
第１の値をとるビットに対応して設けられるとともに、
そのビットと対応する前記入力データのビットが前記第
１の値をとるとき導通される第１のスイッチング素子と
、前記第１のスイッチング素子を、上位ビット側から下
位ビット側へと直列に接続する接続信号線と、 前記接続信号線によって接続される最も上位ビット側の
前記第１のスイッチング素子の一端を出力端子に接続す
る出力信号線と、 前記接続信号線によって接続される最も下位ビット側の
前記第１のスイッチング素子の一端を接地側へ導く接地
信号線と、 少なくとも前記基準データの最上位ビットから最下位ビ
ット上位１桁までの各ビットの中で、２つの値のうち第
２の値をとるビットに対応して設けられるとともに、そ
のビットと対応する前記入力データのビットが前記第１
の値をとるとき導通されて、前記接続信号線を接地する
第２のスイッチング素子と、 前記出力端子に所定の電圧を印加する電圧以下手段とを
備える構成とする。
の２進数データである基準データと、任意の２進数デー
タである入力データとの大小比較を行う比較回路におい
て、前記基準データの各ビットの中で、２つの値のうち
第１の値をとるビットに対応して設けられるとともに、
そのビットと対応する前記入力データのビットが前記第
１の値をとるとき導通される第１のスイッチング素子と
、前記第１のスイッチング素子を、上位ビット側から下
位ビット側へと直列に接続する接続信号線と、 前記接続信号線によって接続される最も上位ビット側の
前記第１のスイッチング素子の一端を出力端子に接続す
る出力信号線と、 前記接続信号線によって接続される最も下位ビット側の
前記第１のスイッチング素子の一端を接地側へ導く接地
信号線と、 少なくとも前記基準データの最上位ビットから最下位ビ
ット上位１桁までの各ビットの中で、２つの値のうち第
２の値をとるビットに対応して設けられるとともに、そ
のビットと対応する前記入力データのビットが前記第１
の値をとるとき導通されて、前記接続信号線を接地する
第２のスイッチング素子と、 前記出力端子に所定の電圧を印加する電圧以下手段とを
備える構成とする。
本発明による比較回路では、基準データと入力データと
の比較が上位ビット側から行われる。
の比較が上位ビット側から行われる。
最上位ビットにおいて、基準データのビットが第１の値
であり、入力データのビットが第２の値であると、基準
データのビットが第１の値をとるときに設けられる第１
のスイッチング素子は非導通状態となる。このため、出
力端子の電圧値は電圧印加手段が印加する電圧値となる
。一方、基準データのビットが第２の値であり、入力デ
ータのビットが第１の値であると、基準データのビット
が第２の値をとるときに設けられる第２のスイッチング
素子は導通状態となる。このため、出力端子は第２のス
イッチング素子によって接地され、出力端子の電圧値は
Ｏ（ｖ）となる。
であり、入力データのビットが第２の値であると、基準
データのビットが第１の値をとるときに設けられる第１
のスイッチング素子は非導通状態となる。このため、出
力端子の電圧値は電圧印加手段が印加する電圧値となる
。一方、基準データのビットが第２の値であり、入力デ
ータのビットが第１の値であると、基準データのビット
が第２の値をとるときに設けられる第２のスイッチング
素子は導通状態となる。このため、出力端子は第２のス
イッチング素子によって接地され、出力端子の電圧値は
Ｏ（ｖ）となる。
このように、基準データと入力データの最上位ビットの
値が異なっているときには、最上位ビットを比較した時
点で出力端子の電圧値が決定され、この電圧値により大
小比較の結果を認識することができる。
値が異なっているときには、最上位ビットを比較した時
点で出力端子の電圧値が決定され、この電圧値により大
小比較の結果を認識することができる。
基準データと入力データの最上位ビットが同一値である
と、大小比較の判定は１桁下位のビットで行われる。そ
のビットにおいて、基準データと入力データの値が異な
っていると、最上位ビットと同様に出力端子の電圧値が
決定され、基準データと入力データの大小が決定される
。また、そのビットも同一値であったときには、さらに
１桁下位のビットで大小比較の判定が行われ、以下同様
にして、比較判定対象となるビットは下位ビットへと移
項していく。
と、大小比較の判定は１桁下位のビットで行われる。そ
のビットにおいて、基準データと入力データの値が異な
っていると、最上位ビットと同様に出力端子の電圧値が
決定され、基準データと入力データの大小が決定される
。また、そのビットも同一値であったときには、さらに
１桁下位のビットで大小比較の判定が行われ、以下同様
にして、比較判定対象となるビットは下位ビットへと移
項していく。
上記のように本発明の比較回路においては、１つのビッ
トの比較を１つのスイッチング素子によって実行可能で
あるため、その回路構成を非常に簡素化することができ
る。
トの比較を１つのスイッチング素子によって実行可能で
あるため、その回路構成を非常に簡素化することができ
る。
〔実施例〕
以下、本発明の実施例を図面に基づいて説明する。第１
図は４ビツトの所定の２進数データである基準データＢ
（Ｂ３ 、 Ｂｚ 、 ｔ３＋ 、 Ｂｏよりなる
）と任意の２進数データである人力データＡＣＡｌｌ
、Ａｔ 、Ａ＋ 、Ａｏよりなる）とを比較する比較回
路である。第１図において、１は入力データ人を一時的
に記憶しておく一時記憶部で、例えばラッチあるいはＲ
ＡＭである。−時記憶部１の出力は、それぞれ信号線Ｄ
ｚ 、Ｄｉ 、Ｄ３．Ｄ。
図は４ビツトの所定の２進数データである基準データＢ
（Ｂ３ 、 Ｂｚ 、 ｔ３＋ 、 Ｂｏよりなる
）と任意の２進数データである人力データＡＣＡｌｌ
、Ａｔ 、Ａ＋ 、Ａｏよりなる）とを比較する比較回
路である。第１図において、１は入力データ人を一時的
に記憶しておく一時記憶部で、例えばラッチあるいはＲ
ＡＭである。−時記憶部１の出力は、それぞれ信号線Ｄ
ｚ 、Ｄｉ 、Ｄ３．Ｄ。
を介して、ＮチャネルＭＯ３ＦＥＴ （以下、Ｎ−ＦＥ
Ｔ）Ｔ＋ 、Ｔａ、Ｔｓ、Ｔｌｌ、Ｔ９．ＴＩ□。
Ｔ）Ｔ＋ 、Ｔａ、Ｔｓ、Ｔｌｌ、Ｔ９．ＴＩ□。
ＴＩ４の各ゲートに接続される。Ｎ−ＦＥＴ Ｔ、のド
レインは、出力信号線ＯＢを介して出力端子２にに接続
され、Ｎ−ＦＥＴ Ｔ、のソースは接続信号線０２を介
してＮ−ＦＥＴ Ｔ、のドレインと接続される。Ｎ−Ｆ
ＥＴ Ｔ、のソースは、Ｎ−ＦＥＴ Ｔ、□のドレイン
と、Ｎ−ＦＥＴ Ｔ、□のソースはＮ−ＦＥＴ Ｔ、４
のドレインと、それぞれ接続信号線Ｏｒ、Ｏｏを介して
接続されている。ＮＦＥＴ Ｔ、、のソースは接地信号
綿０９を介してＮ−ＦＥＴ Ｔ、、のドレインに接続さ
れている。ここで、Ｎ−ＦＢＴ Ｔ、、Ｔ、、Ｔ、、、
Ｔ、４が第１のスイッチング素子に相当する。
レインは、出力信号線ＯＢを介して出力端子２にに接続
され、Ｎ−ＦＥＴ Ｔ、のソースは接続信号線０２を介
してＮ−ＦＥＴ Ｔ、のドレインと接続される。Ｎ−Ｆ
ＥＴ Ｔ、のソースは、Ｎ−ＦＥＴ Ｔ、□のドレイン
と、Ｎ−ＦＥＴ Ｔ、□のソースはＮ−ＦＥＴ Ｔ、４
のドレインと、それぞれ接続信号線Ｏｒ、Ｏｏを介して
接続されている。ＮＦＥＴ Ｔ、、のソースは接地信号
綿０９を介してＮ−ＦＥＴ Ｔ、、のドレインに接続さ
れている。ここで、Ｎ−ＦＢＴ Ｔ、、Ｔ、、Ｔ、、、
Ｔ、４が第１のスイッチング素子に相当する。
出力信号綿Ｏｉ＋には、＋ ５ （Ｖ）の電圧を発生ず
る安定化電源回路（図示せず）の電圧がＰチャネルＭＯ
３ＦＥＴ （以下、Ｐ−ＦＥＴ）Ｔ、を介して供給され
ている。また、出力信号線Ｏｎは、Ｎ−ＦＥＴ Ｔ、の
ドレインに接続され、Ｎ−ＦＥＴＴ１のソースはＮ −
Ｆ Ｅ Ｔ Ｔ２のドレインに、Ｎ−ＦＥＴ Ｔ、のソ
ースはＮ−ＦＥＴ Ｔ３のドレインにそれぞれ接続され
、Ｎ−ＦＥＴ Ｔ、のソースは接地されている。同様に
して、出力信号線０２゜０、はＮ ＦＥＴ Ｔｓ 、
Ｔｂ 、Ｔ７ 、Ｔ９ 、Ｔ＋。。
る安定化電源回路（図示せず）の電圧がＰチャネルＭＯ
３ＦＥＴ （以下、Ｐ−ＦＥＴ）Ｔ、を介して供給され
ている。また、出力信号線Ｏｎは、Ｎ−ＦＥＴ Ｔ、の
ドレインに接続され、Ｎ−ＦＥＴＴ１のソースはＮ −
Ｆ Ｅ Ｔ Ｔ２のドレインに、Ｎ−ＦＥＴ Ｔ、のソ
ースはＮ−ＦＥＴ Ｔ３のドレインにそれぞれ接続され
、Ｎ−ＦＥＴ Ｔ、のソースは接地されている。同様に
して、出力信号線０２゜０、はＮ ＦＥＴ Ｔｓ 、
Ｔｂ 、Ｔ７ 、Ｔ９ 、Ｔ＋。。
Ｔ、を介してそれぞれ接地されている。こごで、Ｎ−Ｆ
ＥＴ Ｔ２．Ｔ、、Ｔ、。は常時非導通状態となるよう
に形成された素子であり、基準データＢに応じて、イオ
ン打ち込み等の手段により常時導通状態へと切替えられ
る。また、Ｎ−ＦＥＴＴ＋ 、Ｔｓ 、Ｔ９が第２のス
イッチング素子に相当する。
ＥＴ Ｔ２．Ｔ、、Ｔ、。は常時非導通状態となるよう
に形成された素子であり、基準データＢに応じて、イオ
ン打ち込み等の手段により常時導通状態へと切替えられ
る。また、Ｎ−ＦＥＴＴ＋ 、Ｔｓ 、Ｔ９が第２のス
イッチング素子に相当する。
入力端子３には、第２図に示すクロックパルスが入力さ
れ、このクロックパルスがＦＥＴＴｏ。
れ、このクロックパルスがＦＥＴＴｏ。
Ｔ３ 、 Ｔ？ ｌ ’ｒ、、、 Ｔｌｌのゲートに
供給されている。
供給されている。
ブロックＣ１は基準データＢの最上位ビットデータＢ、
を記憶し、人力データ人の最上位ビットデータＡ、との
比較を行うものであり、以下ブロックＣｍ 、Ｃ２，Ｃ
ｏも同様である。
を記憶し、人力データ人の最上位ビットデータＡ、との
比較を行うものであり、以下ブロックＣｍ 、Ｃ２，Ｃ
ｏも同様である。
ここで、接続信号綿０゜に第２のスイッチング素子が接
続されていないことに関しての説明を行う。
続されていないことに関しての説明を行う。
第２のスイッチング素子は、基準データＢのビットが第
２の値（例えばＯ°゛）をとるときに設けられる。しか
し、最下位ビットが比較判定の対象ビットとなり、基準
データＢの最下位ビットデータＢ０が“０パであるとき
、入力データへの最下位ビットデータＡ０との関係は必
ずＡ。≧Ｂ、となる。つまり、最下位ビットが比較判定
対象ビットとなり、かつ基準データＢの最下位ビットデ
ータＢ０が“°０パであるときには、比較結果は明らか
にＡ≧Ｂとなるので、あえて最下位ビットの比較を行う
必要はない。このため、接続信号線Ｏ０に対して第２の
スイッチング素子を設けておらず、これによりさらに素
子数の低減を図っている。ただし、第２のスイッチング
素子を設けることによって、基準データＢと入力データ
Ａが等しいという情報をＡ＜Ｅという情報に含めること
ができ、Ａ≦ＢとＡ＞Ｉ３という比較結果を得ることが
できる。また、上記のように基準データＢの各ビットの
ブロックｃ、、ｃ、、ｃ、、ｃ、に第１及び第２のスイ
ッチング素子と常時非導通状態となるように形成された
素子とを予め設けておくことによって、基準データＢの
変更に対して、何ら配線を変更することなく対応するこ
とができる。
２の値（例えばＯ°゛）をとるときに設けられる。しか
し、最下位ビットが比較判定の対象ビットとなり、基準
データＢの最下位ビットデータＢ０が“０パであるとき
、入力データへの最下位ビットデータＡ０との関係は必
ずＡ。≧Ｂ、となる。つまり、最下位ビットが比較判定
対象ビットとなり、かつ基準データＢの最下位ビットデ
ータＢ０が“°０パであるときには、比較結果は明らか
にＡ≧Ｂとなるので、あえて最下位ビットの比較を行う
必要はない。このため、接続信号線Ｏ０に対して第２の
スイッチング素子を設けておらず、これによりさらに素
子数の低減を図っている。ただし、第２のスイッチング
素子を設けることによって、基準データＢと入力データ
Ａが等しいという情報をＡ＜Ｅという情報に含めること
ができ、Ａ≦ＢとＡ＞Ｉ３という比較結果を得ることが
できる。また、上記のように基準データＢの各ビットの
ブロックｃ、、ｃ、、ｃ、、ｃ、に第１及び第２のスイ
ッチング素子と常時非導通状態となるように形成された
素子とを予め設けておくことによって、基準データＢの
変更に対して、何ら配線を変更することなく対応するこ
とができる。
上記構成において、本実施例の作動を第１図及び第２図
に基づいて説明する。
に基づいて説明する。
入力端子３に第２図に示すクロックパルスが入力される
と、このクロックパルスがＬ０レベルのときＰ −Ｆ
ＥＴ Ｔｏのドレイン・ソース間が導通（ＯＮ）され、
Ｎ−ＦＥＴ Ｔ、、Ｔ、、Ｔ、、。
と、このクロックパルスがＬ０レベルのときＰ −Ｆ
ＥＴ Ｔｏのドレイン・ソース間が導通（ＯＮ）され、
Ｎ−ＦＥＴ Ｔ、、Ｔ、、Ｔ、、。
Ｔｌｌのドレイン・ソース間は遮断（ＯＦＦ）される。
ＰＦＥＴＴ６がＯＮすると、出力信号線Ｏ３を介して出
力端子２と、Ｎ−ＦＥＴ Ｔｌ 、Ｔ４のドレインに＋
５（■）の電圧が印加される。すると、Ｎ−ＦＥＴ Ｔ
、、Ｔ、等の寄生容量によって、電荷が蓄えられる。
力端子２と、Ｎ−ＦＥＴ Ｔｌ 、Ｔ４のドレインに＋
５（■）の電圧が印加される。すると、Ｎ−ＦＥＴ Ｔ
、、Ｔ、等の寄生容量によって、電荷が蓄えられる。
次に、クロックパルスがＨｉレベルとなると、Ｐ−ＦＥ
Ｔ Ｔ、はＯＦＦされ、Ｎ−ＦＥＴ Ｔ３ 。
Ｔ Ｔ、はＯＦＦされ、Ｎ−ＦＥＴ Ｔ３ 。
Ｔ、、Ｔ、、、Ｔ、３はＯＮされて、蓄えられた電荷を
Ｎ Ｆ ＥＴ Ｔｓ 、 Ｔｑ 、 Ｔｌｌ 、Ｔｌ
ｌを介して放電することが可能となる。すなわち、クロ
ックパルスＰＦＥＴＴ６及びＮ Ｆ ＥＴ Ｔｅｌ
、 Ｔｑ 。
Ｎ Ｆ ＥＴ Ｔｓ 、 Ｔｑ 、 Ｔｌｌ 、Ｔｌ
ｌを介して放電することが可能となる。すなわち、クロ
ックパルスＰＦＥＴＴ６及びＮ Ｆ ＥＴ Ｔｅｌ
、 Ｔｑ 。
Ｔ、、、Ｔ、、は第１図に示す比較回路において、比較
を行うタイミングを決定するものである。
を行うタイミングを決定するものである。
次に、基準データＢと入力データＡの比較がどのように
行われるか説明する。
行われるか説明する。
第１図の比較回路において、いま、基準データＢを１０
１０とすると、Ｎ ＦＥＴ Ｔｚ 、 Ｔｏ。
１０とすると、Ｎ ＦＥＴ Ｔｚ 、 Ｔｏ。
は常時非導通状態のままとされ、Ｎ−ＦＥＴ Ｔ６゜Ｔ
、、Ｔ、、はイオン打ち込み等の手段によって常時導通
状態とされる。ここで、′１°”は第１の値であり、“
０°゛は第２の値である。
、、Ｔ、、はイオン打ち込み等の手段によって常時導通
状態とされる。ここで、′１°”は第１の値であり、“
０°゛は第２の値である。
入力データＡの最上位ビットデータＡ３が゛０′。
であるとき、Ｎ−ＦＥＴ Ｔ４はＯＦＦされて、蓄えら
れた電荷の放電は行われない。このとき、出力端子２を
接地する他の糸路として、Ｎ−ＦＥＴＴ、、Ｔ、、Ｔ、
を介した糸路が存在するが、ＮＦＥＴ Ｔ、はＯＦＦさ
れ、かつＮ−ＦＥＴ Ｔ２は常時非導通状態であるため
、この糸路によって放電が行われることはない。したが
って、出力端子２の電圧値は＋５（■）となって、Ａ＜
Ｅが決定する。
れた電荷の放電は行われない。このとき、出力端子２を
接地する他の糸路として、Ｎ−ＦＥＴＴ、、Ｔ、、Ｔ、
を介した糸路が存在するが、ＮＦＥＴ Ｔ、はＯＦＦさ
れ、かつＮ−ＦＥＴ Ｔ２は常時非導通状態であるため
、この糸路によって放電が行われることはない。したが
って、出力端子２の電圧値は＋５（■）となって、Ａ＜
Ｅが決定する。
人力データ人の最上位ビットデータＡ３が“′１゛。
であるとき、Ｎ−ＦＥＴ Ｔ、はＯＮされるが、ブロッ
クＣ１では大小の決定は行われず、ブロックＣ２にて入
力データＡと基準データＢの１格下位のビットデータＡ
ｚ 、Ｂｚの比較が行われる。
クＣ１では大小の決定は行われず、ブロックＣ２にて入
力データＡと基準データＢの１格下位のビットデータＡ
ｚ 、Ｂｚの比較が行われる。
入力データＡのビットデータＡ２が“１″であるとき、
Ｎ−ＦＥＴ Ｔ、はＯＮされ、蓄えられた電荷はＯＮさ
れているＮ Ｆ ＥＴ Ｔａ 、 Ｔｓ及び常時ＯＮ
状態であるＮ−ＦＥＴ Ｔ、及び比較を行うタイミング
を制御するＮ−ＦＥＴ Ｔ、を介して放電される。この
ため、出力端子２の電圧値は０（Ｖ）となり、Ａ＞Ｂが
決定する。
Ｎ−ＦＥＴ Ｔ、はＯＮされ、蓄えられた電荷はＯＮさ
れているＮ Ｆ ＥＴ Ｔａ 、 Ｔｓ及び常時ＯＮ
状態であるＮ−ＦＥＴ Ｔ、及び比較を行うタイミング
を制御するＮ−ＦＥＴ Ｔ、を介して放電される。この
ため、出力端子２の電圧値は０（Ｖ）となり、Ａ＞Ｂが
決定する。
人力データ人のビットデータＡ２が°“Ｏ”であるとき
、Ｎ−ＦＥＴ Ｔ、はＯＦＦされ、ブロックＣ２では大
小の決定は行われず、ブロックＣ１にて比較が行われる
。
、Ｎ−ＦＥＴ Ｔ、はＯＦＦされ、ブロックＣ２では大
小の決定は行われず、ブロックＣ１にて比較が行われる
。
入力データへのビットデータＡ１が“０”であるとき、
Ｎ−Ｆ’ＥＴ Ｔ、、はＯＦＦされる。このため、電荷
の放電が行われず、Ａ＜Ｂが決定する。
Ｎ−Ｆ’ＥＴ Ｔ、、はＯＦＦされる。このため、電荷
の放電が行われず、Ａ＜Ｂが決定する。
入力データＡのビットデータＡ、が“１′”であるとき
、Ｎ ＦＥＴ ＴｌｚはＯＮされるが、ブロックＣ１
では大小の決定は行われず、ブロックＣ０にて比較が行
われる。
、Ｎ ＦＥＴ ＴｌｚはＯＮされるが、ブロックＣ１
では大小の決定は行われず、ブロックＣ０にて比較が行
われる。
ブロックＣ０においては、基準データＢのビットデータ
Ｂ０が“０”であるため、前にも述べたように比較結果
は必ずＡ≧Ｂとなる。このとき、Ｎ−ＦＥＴ Ｔ、、は
予め常時導通状態とされているために、Ｐ−ＦＥＴ Ｔ
、を介して蓄えられた電荷は、ＯＮされているＮ−ＦＥ
Ｔ Ｔ、と予め常時導通状態とされているＮ ＦＥＴ
ＴａとＯＮされているＮ−ＦＥＴ Ｔ、、とＮ Ｆ
ＥＴ Ｔｌ４．Ｔｌ３を介して放電され、出力端子２の
電圧値はＯ（Ｖ）となって、Ａ≧Ｂが決定する。
Ｂ０が“０”であるため、前にも述べたように比較結果
は必ずＡ≧Ｂとなる。このとき、Ｎ−ＦＥＴ Ｔ、、は
予め常時導通状態とされているために、Ｐ−ＦＥＴ Ｔ
、を介して蓄えられた電荷は、ＯＮされているＮ−ＦＥ
Ｔ Ｔ、と予め常時導通状態とされているＮ ＦＥＴ
ＴａとＯＮされているＮ−ＦＥＴ Ｔ、、とＮ Ｆ
ＥＴ Ｔｌ４．Ｔｌ３を介して放電され、出力端子２の
電圧値はＯ（Ｖ）となって、Ａ≧Ｂが決定する。
第２図は、基準データＢを１０１０として種々の入力デ
ータ人と比較した結果を示している。
ータ人と比較した結果を示している。
第２図の期間１では、Ｐ−ＦＥＴ Ｔ、によって出力端
子２に電圧が印加され、電荷が蓄えられる。
子２に電圧が印加され、電荷が蓄えられる。
第２図の期間２では、入力データＡ（１０１０）は基準
データ１３（１０１０）以上（Ａ≧Ｂ）であることを示
すＯ（Ｖ）が出力端子２に現れる。
データ１３（１０１０）以上（Ａ≧Ｂ）であることを示
すＯ（Ｖ）が出力端子２に現れる。
第２図の期間３では、入力データＡ（１００１）が基準
データ１３（１０１０）よりも小さいことを示す＋５（
ｖ）が出力端子２に現れる。
データ１３（１０１０）よりも小さいことを示す＋５（
ｖ）が出力端子２に現れる。
なお、Ｎ−ＦＥＴを常時導通状態とするには、イオン打
ち込みの他にドレイン・ソース間をＡ！配線で短絡する
等の方法でも可能である。
ち込みの他にドレイン・ソース間をＡ！配線で短絡する
等の方法でも可能である。
また、本実施例においては、スイッチング素子としてＦ
ＥＴを用いたが、その他に電気信号に応じてスイッチン
グ作用を行い得るものであれば良い。また、第３図に示
すように基準データＥ（１０１０）に応じて必要なＮ−
ＦＥＴだけで比較回路を構成しても良い。これにより、
比較回路を構成する素子数は、より一層低減される。
ＥＴを用いたが、その他に電気信号に応じてスイッチン
グ作用を行い得るものであれば良い。また、第３図に示
すように基準データＥ（１０１０）に応じて必要なＮ−
ＦＥＴだけで比較回路を構成しても良い。これにより、
比較回路を構成する素子数は、より一層低減される。
また、第１図に示す比較回路において、比較を行うタイ
ミングを決定するＰＦＥＴＴＯ及びＮＦ Ｅ Ｔ Ｔｓ
、 Ｔ７． Ｔｚ 、 ＴＺ３ は必ずしも必要
な素子ではなく、例えば、第４図に示すようにＰ−ＦＥ
Ｔ Ｔ、の代わりに抵抗を用いて、Ｎ−ＦＥＴ Ｔ３
、ＴＴ 、Ｔｚ 、ＴＺ３は省略しても良い。
ミングを決定するＰＦＥＴＴＯ及びＮＦ Ｅ Ｔ Ｔｓ
、 Ｔ７． Ｔｚ 、 ＴＺ３ は必ずしも必要
な素子ではなく、例えば、第４図に示すようにＰ−ＦＥ
Ｔ Ｔ、の代わりに抵抗を用いて、Ｎ−ＦＥＴ Ｔ３
、ＴＴ 、Ｔｚ 、ＴＺ３は省略しても良い。
ただし、このときには、放電系路に係わるＮ−ＦＥＴの
電流能力を適切に選択する必要がある。つまり、例えば
出力端子２がＮ Ｆ ＥＴ ’ｒ’＋ 、 Ｔｚを介
して接地される場合、Ｐ−ＦＥＴ Ｔ、の代わりに用い
た抵抗ＲＩの抵抗値が小さ（、かつＯＮ状態のＮ−ＦＥ
Ｔ Ｔ、、ＴＺのドレイン・ソース間の抵抗値が大きい
と、出力端子２は接地されているにもかかわらず、出力
端子２の電圧値は＋５（Ｖ）となってしまうことがある
ためである。
電流能力を適切に選択する必要がある。つまり、例えば
出力端子２がＮ Ｆ ＥＴ ’ｒ’＋ 、 Ｔｚを介
して接地される場合、Ｐ−ＦＥＴ Ｔ、の代わりに用い
た抵抗ＲＩの抵抗値が小さ（、かつＯＮ状態のＮ−ＦＥ
Ｔ Ｔ、、ＴＺのドレイン・ソース間の抵抗値が大きい
と、出力端子２は接地されているにもかかわらず、出力
端子２の電圧値は＋５（Ｖ）となってしまうことがある
ためである。
また、第１の値を“°０°″、第２の値を”１”とすル
ききには、Ｎ−ＦＥＴ Ｔ、、Ｔ２．Ｔ４゜Ｔｓ 、
Ｔｂ 、 Ｔａ 、 Ｔｑ 、 ’ｒ’ｔｏ 、
Ｔ１２ 、ＴＺ４をＰ−ＦＥＴにて構成すれば良い。た
だし、このとき出力端子２に現れるＯ （Ｖ）が入力デ
ータＡ≦基準データＢを表し、＋ ５ （Ｖ）が入力デ
ータ人〉基乍データＢを表す。
ききには、Ｎ−ＦＥＴ Ｔ、、Ｔ２．Ｔ４゜Ｔｓ 、
Ｔｂ 、 Ｔａ 、 Ｔｑ 、 ’ｒ’ｔｏ 、
Ｔ１２ 、ＴＺ４をＰ−ＦＥＴにて構成すれば良い。た
だし、このとき出力端子２に現れるＯ （Ｖ）が入力デ
ータＡ≦基準データＢを表し、＋ ５ （Ｖ）が入力デ
ータ人〉基乍データＢを表す。
以上述べたように本発明によれば、所定の数値と任意の
数値との大小比較を行う比較回路において、その回路構
成を簡素化するとともに、それを実現するためのトラン
ジスタ等の素子数を大幅に低減することができる。
数値との大小比較を行う比較回路において、その回路構
成を簡素化するとともに、それを実現するためのトラン
ジスタ等の素子数を大幅に低減することができる。
第１図は本発明の一実施例の電気回路図、第２図は第１
図に示す回路の作動を説明するための波形図、第３図は
本発明の他の実施例の電気回路図、第４図は本発明のさ
らに他の実施例の電気回路図である。 Ｔ、・ＰチャネルＭＯ３形ＦＥＴ、Ｔ、〜Ｔ 、 ４・
・・ＮチャネルＭＯ３形ＦＥＴ、Ｏｎ・・・出力信号線
。 ０□〜０゜・・・接続信号線、Ｏｇ・・・接地信号線、
２・・・出力端子。 代理人弁理士 岡 部 隆 第 図 ＠ ３ 図
図に示す回路の作動を説明するための波形図、第３図は
本発明の他の実施例の電気回路図、第４図は本発明のさ
らに他の実施例の電気回路図である。 Ｔ、・ＰチャネルＭＯ３形ＦＥＴ、Ｔ、〜Ｔ 、 ４・
・・ＮチャネルＭＯ３形ＦＥＴ、Ｏｎ・・・出力信号線
。 ０□〜０゜・・・接続信号線、Ｏｇ・・・接地信号線、
２・・・出力端子。 代理人弁理士 岡 部 隆 第 図 ＠ ３ 図
Claims (1)
- 【特許請求の範囲】 所定の２進数データである基準データと、任意の２進数
データである入力データとの大小比較を行う比較回路に
おいて、前記基準データの各ビットの中で、２つの値の
うち第１の値をとるビットに対応して設けられるととも
に、そのビットと対応する前記入力データのビットが前
記第１の値をとるとき導通される第１のスイッチング素
子と、前記第１のスイッチング素子を、上位ビット側か
ら下位ビット側へと直列に接続する接続信号線と、 前記接続信号線によって接続される最も上位ビット側の
前記第１のスイッチング素子の一端を出力端子に接続す
る出力信号線と、 前記接続信号線によって接続される最も下位ビット側の
前記第１のスイッチング素子の一端を接地側へ導く接地
信号線と、 少なくとも前記基準データの最上位ビットから最下位ビ
ット上位１桁までの各ビットの中で、２つの値のうち第
２の値をとるビットに対応して設けられるとともに、そ
のビットと対応する前記入力データのビットが前記第１
の値をとるとき導通されて、前記接続信号線を接地する
第２のスイッチング素子と、 前記出力端子に所定の電圧を印加する電圧以下手段と を備えることを特徴とする比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165692A JP2712319B2 (ja) | 1988-07-02 | 1988-07-02 | 比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165692A JP2712319B2 (ja) | 1988-07-02 | 1988-07-02 | 比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0215328A true JPH0215328A (ja) | 1990-01-19 |
| JP2712319B2 JP2712319B2 (ja) | 1998-02-10 |
Family
ID=15817230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63165692A Expired - Lifetime JP2712319B2 (ja) | 1988-07-02 | 1988-07-02 | 比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712319B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62118434A (ja) * | 1985-11-19 | 1987-05-29 | Matsushita Electric Ind Co Ltd | 比較回路 |
-
1988
- 1988-07-02 JP JP63165692A patent/JP2712319B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62118434A (ja) * | 1985-11-19 | 1987-05-29 | Matsushita Electric Ind Co Ltd | 比較回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2712319B2 (ja) | 1998-02-10 |
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