JPH0213867A - 論理回路 - Google Patents
論理回路Info
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- JPH0213867A JPH0213867A JP1088183A JP8818389A JPH0213867A JP H0213867 A JPH0213867 A JP H0213867A JP 1088183 A JP1088183 A JP 1088183A JP 8818389 A JP8818389 A JP 8818389A JP H0213867 A JPH0213867 A JP H0213867A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- Electronic Switches (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は集積半導体スイッチ回路、具体的には、マルチ
プレクサだけでなく、マルチプレクサを制御する回路も
容易にテストできる、マルチプレクサ型の論理スイッチ
回路に関する。
プレクサだけでなく、マルチプレクサを制御する回路も
容易にテストできる、マルチプレクサ型の論理スイッチ
回路に関する。
Ｂ、従来技術
マルチプレクサ型のスイッチ回路は一般に知られている
が、マルチプレクサ及びマルチプレクサを制御する回路
を満足にテストする技術は存在しない。パスゲートを使
用するマルチプレクサは、デコーダのような制御論理回
路から誘導されるパルス即ち信号をパスゲートの制御要
素に印加することによってテストされていた。もし制御
論理回路が故障すると、マルチプレクサは不合格にすべ
きテストを合格にしてしまう。具体的に説明すると、パ
スゲートの制御要素を駆動する論理回路が不活性状態に
固定されると、即ち常に０即ち低レベルのパルスだけを
パスゲートの制御要素に印加すると、マルチプレクサの
出力は前の状態のチャージを保持する。マルチプレクサ
の出力は現在予想されるレベルに、すでにチャージされ
ていたり、チャージされていなかったりする。従って、
テストは不合格になるべきところが合格になる。他方、
パスゲートの制御要素を駆動する論理回路が活性状態に
固定される、即ち１即ち高レベルだけを常に与えると、
マルチプレクサの出力はパスゲートを通ってマルチプレ
クサの出力に達する、特定のデータ人力信号によって支
配される。パスゲートのすべての制御要素が選択されな
いと、即ちすべてのパスゲートの制御要素に０即ち低レ
ベルが印加されると、マルチプレクサの出力は高いイン
ピーダンス状態にあることが予想される。マルチプレク
サの出力を制御するデータは出力で予想されるデータと
同じであることもあるし、異なることもある。従って不
合格になるべきテストが合格になる。
が、マルチプレクサ及びマルチプレクサを制御する回路
を満足にテストする技術は存在しない。パスゲートを使
用するマルチプレクサは、デコーダのような制御論理回
路から誘導されるパルス即ち信号をパスゲートの制御要
素に印加することによってテストされていた。もし制御
論理回路が故障すると、マルチプレクサは不合格にすべ
きテストを合格にしてしまう。具体的に説明すると、パ
スゲートの制御要素を駆動する論理回路が不活性状態に
固定されると、即ち常に０即ち低レベルのパルスだけを
パスゲートの制御要素に印加すると、マルチプレクサの
出力は前の状態のチャージを保持する。マルチプレクサ
の出力は現在予想されるレベルに、すでにチャージされ
ていたり、チャージされていなかったりする。従って、
テストは不合格になるべきところが合格になる。他方、
パスゲートの制御要素を駆動する論理回路が活性状態に
固定される、即ち１即ち高レベルだけを常に与えると、
マルチプレクサの出力はパスゲートを通ってマルチプレ
クサの出力に達する、特定のデータ人力信号によって支
配される。パスゲートのすべての制御要素が選択されな
いと、即ちすべてのパスゲートの制御要素に０即ち低レ
ベルが印加されると、マルチプレクサの出力は高いイン
ピーダンス状態にあることが予想される。マルチプレク
サの出力を制御するデータは出力で予想されるデータと
同じであることもあるし、異なることもある。従って不
合格になるべきテストが合格になる。
この問題に対する一般に知られている解決法は、マルチ
プレクサの出力に蓄積されたチャージをディスチャージ
するために、マルチプレクサの出力に終端装置を使用す
るもの、具体的には、マルチプレクサの出力に寄生負荷
コンデンサにまたがって終端装置を使用するものである
。
プレクサの出力に蓄積されたチャージをディスチャージ
するために、マルチプレクサの出力に終端装置を使用す
るもの、具体的には、マルチプレクサの出力に寄生負荷
コンデンサにまたがって終端装置を使用するものである
。
１９８１年３月刊のＩＢＭテクニカル・ディスクロージ
ャ・ブレティン（ＴｅｃｈｎｉＣａｌ Ｄｌｓｃｌｏｓ
ａｒｅＢｕｌｌｅｔｉｎ ）第２３巻、第１０号、第４
３９４−第４３９５頁には、中間状態をな（すために、
出力及び大地間のブリーダ経路としてデプレッション装
置を有する、多重信号を抵抗器即ち負荷にマルチプレッ
クスする回路を開示している。通常このようなデプレッ
ション装置は、これが極めて大きな装置として形成され
ていない限り、長い時定数を有する。デプレッション装
置を大きな寸法に形成しても、不幸にして、追加の抵抗
性の電流を供給するのに、大きな入力信号が必要になる
。このような回路は、今日の高速論理回路にとっては望
ましくない特性を持つと云わなければならない。
ャ・ブレティン（ＴｅｃｈｎｉＣａｌ Ｄｌｓｃｌｏｓ
ａｒｅＢｕｌｌｅｔｉｎ ）第２３巻、第１０号、第４
３９４−第４３９５頁には、中間状態をな（すために、
出力及び大地間のブリーダ経路としてデプレッション装
置を有する、多重信号を抵抗器即ち負荷にマルチプレッ
クスする回路を開示している。通常このようなデプレッ
ション装置は、これが極めて大きな装置として形成され
ていない限り、長い時定数を有する。デプレッション装
置を大きな寸法に形成しても、不幸にして、追加の抵抗
性の電流を供給するのに、大きな入力信号が必要になる
。このような回路は、今日の高速論理回路にとっては望
ましくない特性を持つと云わなければならない。
米国特許第４５５１６３４号はブリーダ経路が出力に接
続されたマルチプレクシング入力回路を開示している。
続されたマルチプレクシング入力回路を開示している。
この回路で、ブリーダ経路はクロック・パルスによって
制御される装置を含んでいる。信号が回路を通過さるべ
き時には、クロック・パルスが装置をオフに転する。こ
のような回路は必要なりロック・パルスが得られ及び所
望の静的な状態が接地状態にある時は、満足すべきもの
である。
制御される装置を含んでいる。信号が回路を通過さるべ
き時には、クロック・パルスが装置をオフに転する。こ
のような回路は必要なりロック・パルスが得られ及び所
望の静的な状態が接地状態にある時は、満足すべきもの
である。
米国特許第３３９７３２５号には、共通の出力が抵抗器
によって接地され、Ｎチャネル・トランジスタがパスゲ
ートとして使用され、Ｐチャネル・トランジスタが並列
に接続されて電圧バイアスを感知要素に印加するのに使
用されるマルチプレクサ型回路を開示している。Ｎチャ
ネル及びＰチャネル・トランジスタは対をなし、各対の
制御要素即ち制御電極は共通に接続されている。
によって接地され、Ｎチャネル・トランジスタがパスゲ
ートとして使用され、Ｐチャネル・トランジスタが並列
に接続されて電圧バイアスを感知要素に印加するのに使
用されるマルチプレクサ型回路を開示している。Ｎチャ
ネル及びＰチャネル・トランジスタは対をなし、各対の
制御要素即ち制御電極は共通に接続されている。
Ｃ１発明が解決しようとする問題点
本発明の目的は、マルチプレクサ及びマルチプレクサを
制御する回路が容易にテストできる、マルチプレクサ型
の改良論理回路を与えることにある。
制御する回路が容易にテストできる、マルチプレクサ型
の改良論理回路を与えることにある。
Ｄ１問題点を解決するための手段
本発明に従えば、マルチプレクサのようなスイッチ・ネ
ットワークを含む論理回路が与えられる。
ットワークを含む論理回路が与えられる。
この論理回路は複数の平行に配列されたチャネルを有し
、各チャネルは、制御要素を有し、第１の制御信号に応
答するスイッチ装置を含んでいる。
、各チャネルは、制御要素を有し、第１の制御信号に応
答するスイッチ装置を含んでいる。
論理回路はさらに複数の信号端子、共通の端子を有し、
チャネルの各々は複数の信号端子の各１つと共通の端子
間に接続されている。論理回路はさらに終端回路を有し
、終端口路は複数のスイッチ装置より成る直列回路を有
し、スイッチ装置の各々は制御要素を有し、第２の制御
信号に応答する。
チャネルの各々は複数の信号端子の各１つと共通の端子
間に接続されている。論理回路はさらに終端回路を有し
、終端口路は複数のスイッチ装置より成る直列回路を有
し、スイッチ装置の各々は制御要素を有し、第２の制御
信号に応答する。
直列回路の複数のスイッチ装置の各々の制御要素はチャ
ネルのスイッチ装置の制御要素の各１つに結合されてい
て、直列回路のスイッチ装置の１つがオンになる時にチ
ャネルのスイッチ回路の夫々の１つがオフになり、又こ
の逆が成立つようになっている。
ネルのスイッチ装置の制御要素の各１つに結合されてい
て、直列回路のスイッチ装置の１つがオンになる時にチ
ャネルのスイッチ回路の夫々の１つがオフになり、又こ
の逆が成立つようになっている。
本発明の好ましい実施例では、チャネルのスイッチ装置
はＮチャネル電界効果トランジスタであり、終端回路の
スイッチ装置はＰチャネル電界効果トランジスタであり
、直列回路のスイッチ装置の制御要素の各々はチャネル
の夫々のスイッチ装置の制御要素に直接接続されていて
、共通の端子は容量性の負荷に接続されている。
はＮチャネル電界効果トランジスタであり、終端回路の
スイッチ装置はＰチャネル電界効果トランジスタであり
、直列回路のスイッチ装置の制御要素の各々はチャネル
の夫々のスイッチ装置の制御要素に直接接続されていて
、共通の端子は容量性の負荷に接続されている。
Ｅ、実施例
図は本発明のテスト可能なパスゲート論理回路の好まし
い実施例の回路図である。この回路は相補型の金属酸化
物半導体（ＣＭＯ３）技術で製造されるが、Ｐチャネル
電界効果トランジスタは図中対角線が引かれた長方形で
示され、これに隣接して制御要素即ちゲート電極が配置
されていて、Ｎチャネル電界効果トランジスタは対角線
のない長方形で示されていて、これに隣接して制御要素
即ちゲート電極が配置されている。
い実施例の回路図である。この回路は相補型の金属酸化
物半導体（ＣＭＯ３）技術で製造されるが、Ｐチャネル
電界効果トランジスタは図中対角線が引かれた長方形で
示され、これに隣接して制御要素即ちゲート電極が配置
されていて、Ｎチャネル電界効果トランジスタは対角線
のない長方形で示されていて、これに隣接して制御要素
即ちゲート電極が配置されている。
図示した本発明のテスト可能なＣＭＯＳパスゲート論理
回路は、□データ源１２の複数のデータ端子から共通の
出力端子ＯＵＴに接続された複数のデータ・チャネルＤ
Ｏ１Ｄ１、Ｄ２及びＤ３を有するスイッチ・ネットワー
クｌＯを含んでいる。
回路は、□データ源１２の複数のデータ端子から共通の
出力端子ＯＵＴに接続された複数のデータ・チャネルＤ
Ｏ１Ｄ１、Ｄ２及びＤ３を有するスイッチ・ネットワー
クｌＯを含んでいる。
データ源１２からの信号は任意の所望の情報を、好まし
くは２進コード形で表わし、たとえば０ボルトのような
低電圧レベルは０の２進デイジツトを表わし、＋５ボル
トの高電圧レベルは１の２進デイジツトを表わす。デー
タ・チャネルＤＯ１ＤＩ、Ｄ２及びＤ３の各々はスイッ
チ装置、好ましくはＮチャネル電界効果トランジスタ、
夫々ＴＮＯ１ＴＮＩＳＴＮ２及びＴＮ３を有する。共通
の出力端子ＯＵＴは主に寄生コンデンサである負荷コン
デンサＣＬを介して大地に結合されている。
くは２進コード形で表わし、たとえば０ボルトのような
低電圧レベルは０の２進デイジツトを表わし、＋５ボル
トの高電圧レベルは１の２進デイジツトを表わす。デー
タ・チャネルＤＯ１ＤＩ、Ｄ２及びＤ３の各々はスイッ
チ装置、好ましくはＮチャネル電界効果トランジスタ、
夫々ＴＮＯ１ＴＮＩＳＴＮ２及びＴＮ３を有する。共通
の出力端子ＯＵＴは主に寄生コンデンサである負荷コン
デンサＣＬを介して大地に結合されている。
共通の出力端子ＯＵＴは又、直列に接続されたＰチャネ
ル電界効果トランジスタＴＰＯ，Ｔｐｔ、ＴＰ２及びＴ
Ｐ３を有する終端回路１４を介して、約５ボルトもしく
はそれ以下の電圧にある正の電圧源＋ＶＨに接続されて
いる。制御源１６は制御信号を複数の制御線Ｃ０１Ｃ１
、Ｃ２及びＣ３に与える。制御信号はスイッチ・ネット
ワーク１０のＮチャネル・トランジスタＴＮＯ１ＴＮＩ
、ＴＮ２及びＴＮ３を選択的にオンにするのに十分な高
電圧、たとえば＋３乃至＋５ボルト並びに終端回路１４
のＰチャネル・トランジスタを選択的にオンにする低電
圧、たとえば０ボルトを与える。
ル電界効果トランジスタＴＰＯ，Ｔｐｔ、ＴＰ２及びＴ
Ｐ３を有する終端回路１４を介して、約５ボルトもしく
はそれ以下の電圧にある正の電圧源＋ＶＨに接続されて
いる。制御源１６は制御信号を複数の制御線Ｃ０１Ｃ１
、Ｃ２及びＣ３に与える。制御信号はスイッチ・ネット
ワーク１０のＮチャネル・トランジスタＴＮＯ１ＴＮＩ
、ＴＮ２及びＴＮ３を選択的にオンにするのに十分な高
電圧、たとえば＋３乃至＋５ボルト並びに終端回路１４
のＰチャネル・トランジスタを選択的にオンにする低電
圧、たとえば０ボルトを与える。
制御線ＣＯはＰチャネル・トランジスタＴＰＯ及びＮチ
ャネル・トランジスタＴＮＯのゲート電極に接続され、
制御線Ｃ１はＰチャネル・トランジスタＴＰＩ及びＮチ
ャネル・トランジスタＴＮＩのゲート電極に接続され、
制御線Ｃ２はＰチャネル・トランジスタＴＰ２及びＮチ
ャネル・トランジスタＴＮ２のゲート電極に接続され、
制御線Ｃ３はＰチャネル・トランジスタＴＰ３及びＮチ
ャネル・トランジスタＴＮ３のゲート電極に接続されて
いる。制御源１６は代表的には一般に知られているデコ
ーダから制御信号Ｃ０１ＣＩＣ２及びＣ３を導出し、デ
ータ源１２はデータ信号ＤＯ１Ｄ１、Ｄ２及びＤ３を任
意の一般的に知られている演算論理ユニット（ＡＬＵ）
、メモリもしくは複数のラッチから導き出す。
ャネル・トランジスタＴＮＯのゲート電極に接続され、
制御線Ｃ１はＰチャネル・トランジスタＴＰＩ及びＮチ
ャネル・トランジスタＴＮＩのゲート電極に接続され、
制御線Ｃ２はＰチャネル・トランジスタＴＰ２及びＮチ
ャネル・トランジスタＴＮ２のゲート電極に接続され、
制御線Ｃ３はＰチャネル・トランジスタＴＰ３及びＮチ
ャネル・トランジスタＴＮ３のゲート電極に接続されて
いる。制御源１６は代表的には一般に知られているデコ
ーダから制御信号Ｃ０１ＣＩＣ２及びＣ３を導出し、デ
ータ源１２はデータ信号ＤＯ１Ｄ１、Ｄ２及びＤ３を任
意の一般的に知られている演算論理ユニット（ＡＬＵ）
、メモリもしくは複数のラッチから導き出す。
図の論理回路の動作について説明すると、マルチプレク
サとしての論理回路の通常の動作中は、ＣＯのような制
御線の１つが選択され、制御源からこれに“１”の制御
信号が印加されて、Ｎチャネル・トランジスタＴＮＯが
オンに転ぜられ、データ源１２からのデータ信号をチャ
ネルＤｏを通って負荷コンデンサＣＬに通過させる。こ
のような、マルチプレクサの通常の動作中は、出力端子
ＯＵＴは正の電圧源＋ＶＨからアイソレートされている
ことに注意されたい。それは°“１”の制御信号がＰチ
ャネル・トランジスタＴＰＯのゲート電極にも印加され
て、このＰチャネル・トランジスタを不作動にし、効果
的に終端回路１４を出力端子０ｔＪＴから切断するから
である。同じく、他のデータ・チャネ）ｉ／Ｄ１、Ｄ２
もしくはＤ３が選択されても、終端回路１４が出力端子
ＯＵＴから効果的に切断されることに注意されたい。即
ち、データ・チャネルＤ１が選択されると、Ｎチャネル
・トランジスタＴＮＩがオンに、Ｐチャネル・トランジ
スタＴＮＩがオフにされ、データ・チャネルＤ２が選択
されると、Ｎチャネル・トランジスタＴＮ２がオンに、
Ｐチャネル・トランジスタＴＰ２がオフにされ、データ
・チャネルＤ３が選択されると、Ｎチャネル・トランジ
スタＴＮ３がオンに、Ｐチャネル・トランジスタＴＰ３
がオフにされる。従って、終端回路１４がテストの目的
のために与えられていても、論理回路中のその存在はス
イッチ・ネットワーク即ちマルチプレクサ１０の通常の
動作をさまたげないことが明らかであろう。
サとしての論理回路の通常の動作中は、ＣＯのような制
御線の１つが選択され、制御源からこれに“１”の制御
信号が印加されて、Ｎチャネル・トランジスタＴＮＯが
オンに転ぜられ、データ源１２からのデータ信号をチャ
ネルＤｏを通って負荷コンデンサＣＬに通過させる。こ
のような、マルチプレクサの通常の動作中は、出力端子
ＯＵＴは正の電圧源＋ＶＨからアイソレートされている
ことに注意されたい。それは°“１”の制御信号がＰチ
ャネル・トランジスタＴＰＯのゲート電極にも印加され
て、このＰチャネル・トランジスタを不作動にし、効果
的に終端回路１４を出力端子０ｔＪＴから切断するから
である。同じく、他のデータ・チャネ）ｉ／Ｄ１、Ｄ２
もしくはＤ３が選択されても、終端回路１４が出力端子
ＯＵＴから効果的に切断されることに注意されたい。即
ち、データ・チャネルＤ１が選択されると、Ｎチャネル
・トランジスタＴＮＩがオンに、Ｐチャネル・トランジ
スタＴＮＩがオフにされ、データ・チャネルＤ２が選択
されると、Ｎチャネル・トランジスタＴＮ２がオンに、
Ｐチャネル・トランジスタＴＰ２がオフにされ、データ
・チャネルＤ３が選択されると、Ｎチャネル・トランジ
スタＴＮ３がオンに、Ｐチャネル・トランジスタＴＰ３
がオフにされる。従って、終端回路１４がテストの目的
のために与えられていても、論理回路中のその存在はス
イッチ・ネットワーク即ちマルチプレクサ１０の通常の
動作をさまたげないことが明らかであろう。
マルチプレクサ１０、制御線Ｃｏ、ＣＩ、Ｃ２及びＣ３
並びに制御源１６内の回路を含む論理回路をテストする
ためには、パルスの所望のパターンが制御線ｃｏ、ｃｉ
、Ｃ２及びＣ３並びに、データ・チャネルＤｏ、ＤＩ、
Ｄ２及びＤ３に印加される。
並びに制御源１６内の回路を含む論理回路をテストする
ためには、パルスの所望のパターンが制御線ｃｏ、ｃｉ
、Ｃ２及びＣ３並びに、データ・チャネルＤｏ、ＤＩ、
Ｄ２及びＤ３に印加される。
先ず、従来行われていたように、終端回路１４を使用し
ないで、マルチプレクサ１ｏをテストすることを考える
。仮に、選択された制御線、たとえば制御線ＣＯを駆動
する制御源１６中の回路が不活性状態に固定される、即
ち常に“０”の制御信号を線ＣＯに与えるものとすると
、出力端子ＯＵＴは前の状態のチャージを保持する。そ
れはＮチャネル・トランジスタＴＮＯがオンにされなく
て、データ信号をデータ・チャネルＤＯに通過させない
からである。出力端子ＯＵＴは現在予想されているレベ
ルにすでにチャージされていることもあるし、されてい
ないこともある。仮に、制御線ＣＯが故障のために“０
′°の信号レベルに固定され、０”のデータ信号がデー
タ・チャネルＤＯに印加され、出力端子ＯＵＴは前の状
態、たとえば０信号レベルにとどまっているものとする
。
ないで、マルチプレクサ１ｏをテストすることを考える
。仮に、選択された制御線、たとえば制御線ＣＯを駆動
する制御源１６中の回路が不活性状態に固定される、即
ち常に“０”の制御信号を線ＣＯに与えるものとすると
、出力端子ＯＵＴは前の状態のチャージを保持する。そ
れはＮチャネル・トランジスタＴＮＯがオンにされなく
て、データ信号をデータ・チャネルＤＯに通過させない
からである。出力端子ＯＵＴは現在予想されているレベ
ルにすでにチャージされていることもあるし、されてい
ないこともある。仮に、制御線ＣＯが故障のために“０
′°の信号レベルに固定され、０”のデータ信号がデー
タ・チャネルＤＯに印加され、出力端子ＯＵＴは前の状
態、たとえば０信号レベルにとどまっているものとする
。
故障回路の出力は予想される出力と同じであるから、故
障は検出できない。この結果、不合格になるべきテスト
結果が合格になる。他方制御線ＣＯを駆動する。制御源
１６中の回路が活性状態に固定される、即ち常に１”の
制御信号だけを線ＣＯに与える場合には、出力端子ＯＵ
Ｔはデータ源１２からデータ・チャネルに印加される、
対応するデータによって支配される。制御線Ｃ０１Ｃ１
、Ｃ２及びＣ３のどれも選択されない場合には、マルチ
プレクサ１０は高インピーダンス状態にあると推定され
る。マルチプレクサの出力を支配するデータは出力端子
ＯＵＴで予測される値と同じであるか異なる。従って不
合格となるべきテストが合格になる。具体的に説明する
と、制御線Ｃ０１ＣＩ、Ｃ２及びＣ３のどれもが選択さ
れず、０デ一タ信号がデータ・チャネルに印加された場
合の予想出力は０信号レベルにある。故障のために、制
御線ＣＯが制御信号１に固定されると、出力も又０信号
レベルにある。故障回路の出力端子ＯＵＴの出力信号は
予想される出力信号と同じであるので、故障の検出はで
きない。
障は検出できない。この結果、不合格になるべきテスト
結果が合格になる。他方制御線ＣＯを駆動する。制御源
１６中の回路が活性状態に固定される、即ち常に１”の
制御信号だけを線ＣＯに与える場合には、出力端子ＯＵ
Ｔはデータ源１２からデータ・チャネルに印加される、
対応するデータによって支配される。制御線Ｃ０１Ｃ１
、Ｃ２及びＣ３のどれも選択されない場合には、マルチ
プレクサ１０は高インピーダンス状態にあると推定され
る。マルチプレクサの出力を支配するデータは出力端子
ＯＵＴで予測される値と同じであるか異なる。従って不
合格となるべきテストが合格になる。具体的に説明する
と、制御線Ｃ０１ＣＩ、Ｃ２及びＣ３のどれもが選択さ
れず、０デ一タ信号がデータ・チャネルに印加された場
合の予想出力は０信号レベルにある。故障のために、制
御線ＣＯが制御信号１に固定されると、出力も又０信号
レベルにある。故障回路の出力端子ＯＵＴの出力信号は
予想される出力信号と同じであるので、故障の検出はで
きない。
本発明の終端回路１４を含む論理回路をテストする時は
、このような故障は未検出に終ることはない。本発明に
従う図示の論理回路のテスト動作を説明する。たとえば
、制御線Ｃ０１Ｃ１、Ｃ２及びＣ３の各々にＯの制御信
号が印加されると、出力端子ＯＵＴは非決定状態でなく
、１の信号レベルの状態に駆動される。それはＰチャネ
ル・トランジスタＴＰＯＳＴＰ Ｉ ＴＰ２及びＴＰ３
がオンにされ、正の電圧源＋ＶＨが出力端子ＯＵＴに接
続されている。この段階によって不活性制御入力によっ
て生じ得るすべての非決定状態が回路から除去される。
、このような故障は未検出に終ることはない。本発明に
従う図示の論理回路のテスト動作を説明する。たとえば
、制御線Ｃ０１Ｃ１、Ｃ２及びＣ３の各々にＯの制御信
号が印加されると、出力端子ＯＵＴは非決定状態でなく
、１の信号レベルの状態に駆動される。それはＰチャネ
ル・トランジスタＴＰＯＳＴＰ Ｉ ＴＰ２及びＴＰ３
がオンにされ、正の電圧源＋ＶＨが出力端子ＯＵＴに接
続されている。この段階によって不活性制御入力によっ
て生じ得るすべての非決定状態が回路から除去される。
具体的に説明すると、たとえば制御線ＣＯ上に０の制御
信号が固定されるかどうかをテストするために、１の制
御信号が制御線ＣＯに印加され、０のデータ信号をデー
タ・チャネルＤｏに印加する。制御線ＣＯへの制御入力
は不活性状態に固定されいるので、出力端子ＯＵＴ上の
電圧は、終端回路１４によって１信号レベルに強制され
る。それはＰチャネル・トランジスタＴＰＯが他のＰチ
ャネル・トランジスタとともにオンに転ぜられているか
らであり、データ源１２からのデータ入力によっては０
の信号レベルに強制されないからである。出力電圧が予
想される出力電圧と異なるので、故障が検出される。同
様に、制御線ＣＯ上の活性状態の固定、即ち１の制御信
号の固定をテストするためには、制御線ＣＯ，Ｃ１、Ｃ
２及びＣ３のどれも選択されず、０信号がデータ・チャ
ネルＤＯに印加される。もし制御線ＣＯへの制御信号が
事実活性状態に固定されていると、出力端子上の電圧は
、終端回路によって１の信号レベルが予想される時に、
０の信号レベルに強制されている。この場合も出力電圧
が予想された出力電圧と異なるので、故障が検出される
。
信号が固定されるかどうかをテストするために、１の制
御信号が制御線ＣＯに印加され、０のデータ信号をデー
タ・チャネルＤｏに印加する。制御線ＣＯへの制御入力
は不活性状態に固定されいるので、出力端子ＯＵＴ上の
電圧は、終端回路１４によって１信号レベルに強制され
る。それはＰチャネル・トランジスタＴＰＯが他のＰチ
ャネル・トランジスタとともにオンに転ぜられているか
らであり、データ源１２からのデータ入力によっては０
の信号レベルに強制されないからである。出力電圧が予
想される出力電圧と異なるので、故障が検出される。同
様に、制御線ＣＯ上の活性状態の固定、即ち１の制御信
号の固定をテストするためには、制御線ＣＯ，Ｃ１、Ｃ
２及びＣ３のどれも選択されず、０信号がデータ・チャ
ネルＤＯに印加される。もし制御線ＣＯへの制御信号が
事実活性状態に固定されていると、出力端子上の電圧は
、終端回路によって１の信号レベルが予想される時に、
０の信号レベルに強制されている。この場合も出力電圧
が予想された出力電圧と異なるので、故障が検出される
。
勿論、制御源１６及び終端回路１４が適切に動作してい
ると、データ源１２もしくはデータ・チャネルＤｏ、Ｄ
ｉ、Ｄ２及びＤ３中の任意の故障が出力端子ＯＵＴで容
易に検出できる。
ると、データ源１２もしくはデータ・チャネルＤｏ、Ｄ
ｉ、Ｄ２及びＤ３中の任意の故障が出力端子ＯＵＴで容
易に検出できる。
従って、本発明によって、テスト手順中に中間もしくは
未知の状態を最小にするか、除去する、特にマルチプレ
クサを含むより容易にテスト可能な論理回路が与えられ
る。具体的には、本発明は積重ねられた、即ち直列に接
続されたＰチャネル電界効果トランジスタを有する出力
終端回路を含むＣＭＯＳパスゲート・マルチプレクサを
与える。
未知の状態を最小にするか、除去する、特にマルチプレ
クサを含むより容易にテスト可能な論理回路が与えられ
る。具体的には、本発明は積重ねられた、即ち直列に接
続されたＰチャネル電界効果トランジスタを有する出力
終端回路を含むＣＭＯＳパスゲート・マルチプレクサを
与える。
本発明の終端回路は従来技術の回路によって必要とされ
た任意の特定のテスト専用の入力／出力回路を必要とし
ない。従って、この回路はいつでもテストの目的に使用
できる。さらに本発明の論理回路はＤＣ電力を消費せず
、大きな寸法の装置即ちトランジスタを必要とせず、そ
の用途はテスト技術を越えて、機能的なオンライン・エ
ラー検出／診断に及ぶ。
た任意の特定のテスト専用の入力／出力回路を必要とし
ない。従って、この回路はいつでもテストの目的に使用
できる。さらに本発明の論理回路はＤＣ電力を消費せず
、大きな寸法の装置即ちトランジスタを必要とせず、そ
の用途はテスト技術を越えて、機能的なオンライン・エ
ラー検出／診断に及ぶ。
本発明の出力終端回路は負荷コンデンサを正の電圧＋Ｖ
Ｈにチャージするのに必要な過渡電力だけを必要とし、
しかもこの過渡電力はバスゲートもしくはデータ・チャ
ネルＤｏ、ＤＩ、Ｄ２、Ｄ３のどれもが選択されていな
い時にだけ消費される。さらに、所定の半導体チップ上
に形成されるマルチプレクサの出力終端回路は従来のテ
スト回路において行われていたように一緒に接続する必
要はなく、別個の半導体チップの入力端子即ちビンに接
続できる。それは本発明の出力終端回路が単に正の電圧
源＋ＶＨ並びにマルチプレクサのスイッチ装置即ちトラ
ンジスタＴＮＯ，ＴＮＩ、ＴＮ２及びＴＮ３に接続すれ
ばよいからである。
Ｈにチャージするのに必要な過渡電力だけを必要とし、
しかもこの過渡電力はバスゲートもしくはデータ・チャ
ネルＤｏ、ＤＩ、Ｄ２、Ｄ３のどれもが選択されていな
い時にだけ消費される。さらに、所定の半導体チップ上
に形成されるマルチプレクサの出力終端回路は従来のテ
スト回路において行われていたように一緒に接続する必
要はなく、別個の半導体チップの入力端子即ちビンに接
続できる。それは本発明の出力終端回路が単に正の電圧
源＋ＶＨ並びにマルチプレクサのスイッチ装置即ちトラ
ンジスタＴＮＯ，ＴＮＩ、ＴＮ２及びＴＮ３に接続すれ
ばよいからである。
本発明の論理回路はＣＭＯ３技術で製造されるものとし
て図では示されたが、本発明の論理回路は、たとえば出
力終端回路１４とマルチプレクサのトランジスタの制御
要素間に適切な反転回路を使用することによって、すべ
てＮチャネル即ちＮＭＯ３技術のうような他の技術が使
用できる。さらに図中には４つのデータ入力ポート、即
ちチャネルＤＯ１Ｄ１、Ｄ２及びＤ３が示されたが、出
力終端回路１４中に使用されるＰチャネル装置の数を減
少もしくは増加するものとして、マルチプレクサ１０中
には２．６．８．１０．１２．１４もしくは１６個等の
異なる数のチャネルを使用することができる。
て図では示されたが、本発明の論理回路は、たとえば出
力終端回路１４とマルチプレクサのトランジスタの制御
要素間に適切な反転回路を使用することによって、すべ
てＮチャネル即ちＮＭＯ３技術のうような他の技術が使
用できる。さらに図中には４つのデータ入力ポート、即
ちチャネルＤＯ１Ｄ１、Ｄ２及びＤ３が示されたが、出
力終端回路１４中に使用されるＰチャネル装置の数を減
少もしくは増加するものとして、マルチプレクサ１０中
には２．６．８．１０．１２．１４もしくは１６個等の
異なる数のチャネルを使用することができる。
Ｆ１発明の効果
本発明に従えば、マルチプレクサ及びマルチプレクサを
制御する回路が容易にテストできる、マルチプレクサ型
の改良論理装置が与えられる。
制御する回路が容易にテストできる、マルチプレクサ型
の改良論理装置が与えられる。
【図面の簡単な説明】
図は本発明の論理回路の好ましい実施例の回路図である
。 １０・・・スイッチ・ネットワーク（マルチプレクサ）
、１２・・・データ源、１４・・・終端回路、１６・・
・制御源 ］Ｕ
。 １０・・・スイッチ・ネットワーク（マルチプレクサ）
、１２・・・データ源、１４・・・終端回路、１６・・
・制御源 ］Ｕ
Claims (1)
- 【特許請求の範囲】 （ａ）第１及び第２の出力端子を有するデータ源と、 （ｂ）共通の出力端子と、 （ｃ）第１のスイッチ装置を有する第１のチヤネル、第
２のスイッチ装置を有する第２のチャネルを有し、上記
第１のチャネルが上記データ源の第１の出力端子と上記
共通の出力間に接続され、上記第２のチャネルが上記デ
ータ源の第２の出力端子と上記共通の出力端子間に接続
されているスイッチ・ネットワークと、 （ｄ）第１及び第２の出力端子を有する制御源と、 （ｅ）上記共通の出力端子と基準電圧源間に接続された
、第３及び第４の直列に接続されたスイッチ装置を有す
る出力終端装置と、 （ｆ）上記制御源の第１及び第２の出力端子に接続され
ていて、同時に上記第１のスイッチ装置をオンに、上記
第３のスイッチ装置をオフにし、同時に上記第２のスイ
ッチ装置をオフにし、上記第４のスイッチ装置をオンに
する手段とを有する、論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US183865 | 1988-04-20 | ||
| US07/183,865 US4868413A (en) | 1988-04-20 | 1988-04-20 | Testable passgate logic circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0213867A true JPH0213867A (ja) | 1990-01-18 |
| JPH0833435B2 JPH0833435B2 (ja) | 1996-03-29 |
Family
ID=22674622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1088183A Expired - Lifetime JPH0833435B2 (ja) | 1988-04-20 | 1989-04-10 | 論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4868413A (ja) |
| EP (1) | EP0338220B1 (ja) |
| JP (1) | JPH0833435B2 (ja) |
| DE (1) | DE68903292T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5445404A (en) * | 1992-09-11 | 1995-08-29 | Nissan Motor Co., Ltd. | Axle beam type suspension arrangement for automotive vehicle |
| US9215046B2 (en) | 2012-07-17 | 2015-12-15 | Denso Corporation | Fault diagnosis device for multiplexer |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5477165A (en) * | 1986-09-19 | 1995-12-19 | Actel Corporation | Programmable logic module and architecture for field programmable gate array device |
| US5008569A (en) * | 1989-09-11 | 1991-04-16 | Northern Telecom Limited | High-speed dynamic CMOS circuit and precharge generator |
| US5307352A (en) * | 1993-03-01 | 1994-04-26 | Advanced Micro Devices, Inc. | Switch matrix multiplexers |
| US5543731A (en) * | 1995-03-31 | 1996-08-06 | International Business Machines Corporation | Dynamic and preset static multiplexer in front of latch circuit for use in static circuits |
| KR100492994B1 (ko) * | 1997-12-30 | 2005-09-02 | 삼성전자주식회사 | 논리 디바이스 테스트 장치 및 방법 |
| JP4368223B2 (ja) * | 2003-03-26 | 2009-11-18 | 三洋電機株式会社 | バイアス電圧生成回路および増幅回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3397325A (en) * | 1965-12-30 | 1968-08-13 | Rca Corp | Sensor array coupling circuits |
| US3579189A (en) * | 1968-12-13 | 1971-05-18 | Rca Corp | Coupling and driving circuit for matrix array |
| US4280212A (en) * | 1979-08-15 | 1981-07-21 | Solid State Scientific, Inc. | Multiplexing system for a solid state timing device |
| US4356413A (en) * | 1980-08-20 | 1982-10-26 | Ibm Corporation | MOSFET Convolved logic |
| JPS58184822A (ja) * | 1982-03-31 | 1983-10-28 | Fujitsu Ltd | 入力回路 |
| US4567385A (en) * | 1983-06-22 | 1986-01-28 | Harris Corporation | Power switched logic gates |
| US4524443A (en) * | 1983-12-22 | 1985-06-18 | Sperry Corporation | High speed solid state multiplexer |
-
1988
- 1988-04-20 US US07/183,865 patent/US4868413A/en not_active Expired - Fee Related
-
1989
- 1989-03-02 EP EP89103615A patent/EP0338220B1/en not_active Expired - Lifetime
- 1989-03-02 DE DE8989103615T patent/DE68903292T2/de not_active Expired - Lifetime
- 1989-04-10 JP JP1088183A patent/JPH0833435B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5445404A (en) * | 1992-09-11 | 1995-08-29 | Nissan Motor Co., Ltd. | Axle beam type suspension arrangement for automotive vehicle |
| US9215046B2 (en) | 2012-07-17 | 2015-12-15 | Denso Corporation | Fault diagnosis device for multiplexer |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0338220B1 (en) | 1992-10-28 |
| EP0338220A2 (en) | 1989-10-25 |
| DE68903292T2 (de) | 1993-04-22 |
| EP0338220A3 (en) | 1990-05-16 |
| JPH0833435B2 (ja) | 1996-03-29 |
| DE68903292D1 (de) | 1992-12-03 |
| US4868413A (en) | 1989-09-19 |
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