JPH02153616A - 駆動回路 - Google Patents
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- JPH02153616A JPH02153616A JP1008442A JP844289A JPH02153616A JP H02153616 A JPH02153616 A JP H02153616A JP 1008442 A JP1008442 A JP 1008442A JP 844289 A JP844289 A JP 844289A JP H02153616 A JPH02153616 A JP H02153616A
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- resistor
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31924—Voltage or current aspects, e.g. driver, receiver
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/66—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will
- H03K17/665—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only
- H03K17/666—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
- H03K19/0826—Multistate logic one of the states being the high impedance or floating state
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- Logic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、デジタル集積回路テスタ及びバイポーラ集積
回路の分野における駆動回路に関し、特に、モノリシッ
ク・バイポーラｎｐｎセル内に設けるのに適し、高及び
低出力がプログラマブルであり、立上がり及び立下り時
間が対称であり、出力インピーダンスが低く、トライス
テートが可能であり、静的放電及び短絡に対して保護可
能であり、テスタ用のピン駆動に適する駆動回路に関す
る。
回路の分野における駆動回路に関し、特に、モノリシッ
ク・バイポーラｎｐｎセル内に設けるのに適し、高及び
低出力がプログラマブルであり、立上がり及び立下り時
間が対称であり、出力インピーダンスが低く、トライス
テートが可能であり、静的放電及び短絡に対して保護可
能であり、テスタ用のピン駆動に適する駆動回路に関す
る。
［従来の技術及び発明が解決しようとする課題］従来よ
り、低インピーダンスで、ｎｐｎ及びｐｎｐ部分の両方
に対して立上り及び立下り時間が対称で、完全に制御可
能なピン駆動出力が求められていた。ｎｐｎ及びｐｎｐ
回路要素の両方を満足するには、個別部品を用いるか、
ハイブリッドを用いるか、ｎｐｎ及びｐｎｐ回路要素の
両方の半導体を用いることを必要とした。なお、ｐｎｐ
要素の特性は、対応するｎｐｎ要素の特性よりも劣る。
り、低インピーダンスで、ｎｐｎ及びｐｎｐ部分の両方
に対して立上り及び立下り時間が対称で、完全に制御可
能なピン駆動出力が求められていた。ｎｐｎ及びｐｎｐ
回路要素の両方を満足するには、個別部品を用いるか、
ハイブリッドを用いるか、ｎｐｎ及びｐｎｐ回路要素の
両方の半導体を用いることを必要とした。なお、ｐｎｐ
要素の特性は、対応するｎｐｎ要素の特性よりも劣る。
最も頻繁に用いられるｎｐｎ回路は、プルダウン電流源
と組み合わせたプルアップ・エミッタ・フォロアである
。しかし、電流源の使用により、立下り時間は、線形関
数に応じた信号振幅により変化するので、このｎｐｎ回
路では、立上り及び立下りが対称にならない。また、全
振幅１直に対して特有の時定数を有する指数関数に応じ
て、エミッタ・フォロア出力が変化する。アプリケーシ
ョンがこの違いに対して敏感でなく、１つの出力レベル
のみが必要ならば、この方法で充分である。
と組み合わせたプルアップ・エミッタ・フォロアである
。しかし、電流源の使用により、立下り時間は、線形関
数に応じた信号振幅により変化するので、このｎｐｎ回
路では、立上り及び立下りが対称にならない。また、全
振幅１直に対して特有の時定数を有する指数関数に応じ
て、エミッタ・フォロア出力が変化する。アプリケーシ
ョンがこの違いに対して敏感でなく、１つの出力レベル
のみが必要ならば、この方法で充分である。
しかし、柔軟性が最大の集積回路テスタのピン駆動回路
にとって、出力の電圧レベルを可変でき、出力波形の立
上り及び立下りエツジを対称にすることは、非常に望ま
しい。
にとって、出力の電圧レベルを可変でき、出力波形の立
上り及び立下りエツジを対称にすることは、非常に望ま
しい。
したがって、本発明の目的の１つは、単一の集積回路セ
ル内に総てｎｐｎ素子で構成でき、立上り及び立下り特
性が対称なピン駆動出力を発生する駆動回路の提供にあ
る。
ル内に総てｎｐｎ素子で構成でき、立上り及び立下り特
性が対称なピン駆動出力を発生する駆動回路の提供にあ
る。
本発明の他の目的は、出力の高電圧レベルを可変できる
駆動回路の提供にある。
駆動回路の提供にある。
本発明の更に他の目的は、電圧スイング〈高レベルと低
レベルの差）の量が可変できる駆動回路の提供にある。
レベルの差）の量が可変できる駆動回路の提供にある。
本発明の他の目的は、出力を高インピーダンス状態（ト
ライステート）にできる駆動回路の提供にある。
ライステート）にできる駆動回路の提供にある。
本発明の他の目的は、静的放電に対して１°釆護できる
駆動回路の提供にある。
駆動回路の提供にある。
本発明の他の目的は、電圧源又は戻り電圧源の短絡に対
して保護できる駆動回路の提供にある。
して保護できる駆動回路の提供にある。
［課題を解決するための手段及び作用］本発明の駆動回
路は、立上り及び立下り特性が対称であり、１対の特性
の揃った（マツチした〉トランスコンダクタンス増幅器
を具えている。これら増幅器の出力抵抗器の各端は、電
圧源及び戻り電圧源間に接続されている。各増幅器は、
その入力端子及び高側出力端子間に、１対の等しい抵抗
器の一方を夫々具えている。そして、制御信号により、
スイング電圧電流源が２個の入力抵抗器の間で切り変わ
るとき、出力抵抗器の端部に交互に等しいスイング電圧
を発生する。出力抵抗器と、この出力抵抗器の高側端部
における増幅器の低側出力端子間の接続点から出力を得
る。付加電流源を、低側増幅器の入力抵抗器に接続し、
電流を発生する。この電流を調整して、出力抵抗器内の
定常電流を非常に小さな値に調整できる。さらに、回路
を付加し、出力を高インピーダンス状態にできる。好適
な実施例において、出力の高レベル、スイング電圧、及
び定常電流も総て制御できる。
路は、立上り及び立下り特性が対称であり、１対の特性
の揃った（マツチした〉トランスコンダクタンス増幅器
を具えている。これら増幅器の出力抵抗器の各端は、電
圧源及び戻り電圧源間に接続されている。各増幅器は、
その入力端子及び高側出力端子間に、１対の等しい抵抗
器の一方を夫々具えている。そして、制御信号により、
スイング電圧電流源が２個の入力抵抗器の間で切り変わ
るとき、出力抵抗器の端部に交互に等しいスイング電圧
を発生する。出力抵抗器と、この出力抵抗器の高側端部
における増幅器の低側出力端子間の接続点から出力を得
る。付加電流源を、低側増幅器の入力抵抗器に接続し、
電流を発生する。この電流を調整して、出力抵抗器内の
定常電流を非常に小さな値に調整できる。さらに、回路
を付加し、出力を高インピーダンス状態にできる。好適
な実施例において、出力の高レベル、スイング電圧、及
び定常電流も総て制御できる。
［実施例］
第１図は、本発明の好適実施例のブロック図である。２
個のトランスコンダクタンス増幅器ＡＨＥ（第１増幅器
）、ＡＬＥ（第２増幅器）及び出力抵抗器Ｒｏｕｔ で
構成された分圧器を、電圧源ＶＳ及び戻り電圧源ｖ ｒ
ｅｔ間に接続する。各トランスコンダクタンス増幅器は
、入力端、高側出力端及び低側出力端を有する。これら
増幅器の一方である高側トランスコンダクタンス増幅器
ＡＨＥの高側出力端を電圧源ＶＳに接続し、その低側出
力端を出力抵抗器Ｒｏｕｔ に接続する。この低側出力
端から、駆動回路の出力信号Ｖｏｌｔを得る。
個のトランスコンダクタンス増幅器ＡＨＥ（第１増幅器
）、ＡＬＥ（第２増幅器）及び出力抵抗器Ｒｏｕｔ で
構成された分圧器を、電圧源ＶＳ及び戻り電圧源ｖ ｒ
ｅｔ間に接続する。各トランスコンダクタンス増幅器は
、入力端、高側出力端及び低側出力端を有する。これら
増幅器の一方である高側トランスコンダクタンス増幅器
ＡＨＥの高側出力端を電圧源ＶＳに接続し、その低側出
力端を出力抵抗器Ｒｏｕｔ に接続する。この低側出力
端から、駆動回路の出力信号Ｖｏｌｔを得る。
別の増幅器である低側トランスコンダクタンス増幅器Ａ
ＬＥの高側出力端は、出力抵抗器Ｒｏｕｔの低側端部に
接続し、その低側出力端は、戻り電圧源Ｖ ｒｅｔ に
接続する。
ＬＥの高側出力端は、出力抵抗器Ｒｏｕｔの低側端部に
接続し、その低側出力端は、戻り電圧源Ｖ ｒｅｔ に
接続する。
各トランスコンダクタンス増幅器の入力抵抗器ＲｉｈＳ
Ｒｉｌをその増幅器の入力端及び高側出力端間に接続す
る。これら２個の抵抗器の値は、互いに等しい。高側ト
ランスコンダクタンス増幅器に接続された抵抗器は、高
側入力抵抗器Ｒｉｈであり、低側トランスコンダクタン
ス増幅器に接続された抵抗器は、低側入力抵抗器Ｒｉｌ
である。
Ｒｉｌをその増幅器の入力端及び高側出力端間に接続す
る。これら２個の抵抗器の値は、互いに等しい。高側ト
ランスコンダクタンス増幅器に接続された抵抗器は、高
側入力抵抗器Ｒｉｈであり、低側トランスコンダクタン
ス増幅器に接続された抵抗器は、低側入力抵抗器Ｒｉｌ
である。
スイング電圧電流源１１は、電流スイッチＳｌの電流入
力端に電流を供給する。この電流スイッチＳＩの第１及
び第２出力端は、制御入力端の制御信号の状態に応じて
、高側入力抵抗器Ｒｉｈ又は低側入力抵抗器Ｒｉｌに電
流を供給する。
力端に電流を供給する。この電流スイッチＳＩの第１及
び第２出力端は、制御入力端の制御信号の状態に応じて
、高側入力抵抗器Ｒｉｈ又は低側入力抵抗器Ｒｉｌに電
流を供給する。
第２電流源である定常電流制御電流源Ｉ２は、低側入力
抵抗器Ｒｉｌに付加電流を供給して、出力抵抗器ＲＯｕ
ｔを流れる定常電流を制御し、適切な最小値にする。
抵抗器Ｒｉｌに付加電流を供給して、出力抵抗器ＲＯｕ
ｔを流れる定常電流を制御し、適切な最小値にする。
レベル制御信号により、電圧源ＶＳを調整でき、スイン
グ制御信号が、スイング電流１ｓｗの値を決定する。こ
のスイング電流１ｓｗは、電流スイッチＳｌの制御入力
端の制御信号に応じ、この電流スイッチにより、入力抵
抗器Ｒｉｈ及びＲｉｌの一方又は他方に供給される。出
力における電圧スイングは、スイング電流と（等しい）
入力抵抗器の値（Ｒｉｎ ）との積である。
グ制御信号が、スイング電流１ｓｗの値を決定する。こ
のスイング電流１ｓｗは、電流スイッチＳｌの制御入力
端の制御信号に応じ、この電流スイッチにより、入力抵
抗器Ｒｉｈ及びＲｉｌの一方又は他方に供給される。出
力における電圧スイングは、スイング電流と（等しい）
入力抵抗器の値（Ｒｉｎ ）との積である。
Ｖ ｓ ｗ ＝ Ｖｏｕｔ（高） −Ｖｏｕｔ（低）＝
Ｉｓｗ ＊ Ｒｉｎ 第２図は、禁止制御回路を付加した本発明の好適な他の
実施例のブロック図である。第１図の回路に別の回路を
付加して、高インピーダンス状態（トライステート）を
可能にしている。開放手段ＭＯを低側入力抵抗器Ｒｉｌ
に直列接続する。また、高側トランスコンダクタンス増
幅器ＡＨＥをオフにするのに充分低い電圧をその増幅器
の入力端に結合する結合手段ＭＣも付加する。禁止制御
信号が作用すると、これら構成により、両方のトランス
コンダクタンス増幅器は確実にオフとなり、低側入力抵
抗器Ｒｉｌによる低インピーダンス経路が確実に開放（
オフに）される。よって、出力抵抗器Ｒｏｕｔが駆動回
路の残りの部分から独立し、出力ＶＯｕｔが高インピー
ダンスになる。
Ｉｓｗ ＊ Ｒｉｎ 第２図は、禁止制御回路を付加した本発明の好適な他の
実施例のブロック図である。第１図の回路に別の回路を
付加して、高インピーダンス状態（トライステート）を
可能にしている。開放手段ＭＯを低側入力抵抗器Ｒｉｌ
に直列接続する。また、高側トランスコンダクタンス増
幅器ＡＨＥをオフにするのに充分低い電圧をその増幅器
の入力端に結合する結合手段ＭＣも付加する。禁止制御
信号が作用すると、これら構成により、両方のトランス
コンダクタンス増幅器は確実にオフとなり、低側入力抵
抗器Ｒｉｌによる低インピーダンス経路が確実に開放（
オフに）される。よって、出力抵抗器Ｒｏｕｔが駆動回
路の残りの部分から独立し、出力ＶＯｕｔが高インピー
ダンスになる。
第３図は、ｎｐｎ）ランジスタで実現した第１図の駆動
回路の簡略化した回路図である。２個のマツチしたトラ
ンジスタである高側トランジスタＱｌ及び低側トランジ
スタＱ２は、第１及び第２図の２個のトランスコンダク
タンス増幅器ＡＨＥ及びＡＬＥに対応し、これらトラン
ジスタを出力抵抗器Ｒ２と直列接続して、同じ分圧回路
網を形成する。この回路網の上端は、プログラマブル電
圧源Ｖｃｃｐ に接続し、下端は、サブストレート（基
板）電圧源Ｖｅｅに接続する。駆動回路の出力ＶＯｕｔ
を、高側トランジスタＱ１のエミッタ及び出力抵抗器Ｒ
２の高側トランジスタ側の接続点から得る。
回路の簡略化した回路図である。２個のマツチしたトラ
ンジスタである高側トランジスタＱｌ及び低側トランジ
スタＱ２は、第１及び第２図の２個のトランスコンダク
タンス増幅器ＡＨＥ及びＡＬＥに対応し、これらトラン
ジスタを出力抵抗器Ｒ２と直列接続して、同じ分圧回路
網を形成する。この回路網の上端は、プログラマブル電
圧源Ｖｃｃｐ に接続し、下端は、サブストレート（基
板）電圧源Ｖｅｅに接続する。駆動回路の出力ＶＯｕｔ
を、高側トランジスタＱ１のエミッタ及び出力抵抗器Ｒ
２の高側トランジスタ側の接続点から得る。
各出力トランジスタのベース及びコレクタ間にマツチし
た１対の入力抵抗器ＲＩＨ及びＲＩＬを夫々接続する。
た１対の入力抵抗器ＲＩＨ及びＲＩＬを夫々接続する。
高側トランジスタＱ１のベースを、高側電流スイッチ・
トランジスタＱ３のコレクタに接続する。高側電流スイ
ッチ・トランジスタＱ３のエミッタをスイング電圧定電
流源Ｉｔに接続し、同様に、低側電流スイッチ・トラン
ジスタＱ４のエミッタもスイング電圧定電流源１１に接
続する。低側電流スイッチ・トランジスタＱ４のコレク
タを、低側トランジスタＱ２のベースに接続する。２個
の電流スイッチ・トランジスタＱ３及びＱ４のベースに
、差動制御入力信号の両方を供給する。
トランジスタＱ３のコレクタに接続する。高側電流スイ
ッチ・トランジスタＱ３のエミッタをスイング電圧定電
流源Ｉｔに接続し、同様に、低側電流スイッチ・トラン
ジスタＱ４のエミッタもスイング電圧定電流源１１に接
続する。低側電流スイッチ・トランジスタＱ４のコレク
タを、低側トランジスタＱ２のベースに接続する。２個
の電流スイッチ・トランジスタＱ３及びＱ４のベースに
、差動制御入力信号の両方を供給する。
定常電流制御電流源■２を、低側トランジスタＱ２のベ
ース及び低側電流スイッチ・トランジスタＱ４のコレク
タの接続点に接続する。
ース及び低側電流スイッチ・トランジスタＱ４のコレク
タの接続点に接続する。
高側トランジスタＱ１のコレクタに供給された電圧Ｖ
ｃｃｐから、このトランジスタのベース・エミッタ間電
圧Ｖｂｅｑｌを引いた値により、電圧出力ＶＯｕｔの高
レベルを制御する。すなわち、次のようになる。
ｃｃｐから、このトランジスタのベース・エミッタ間電
圧Ｖｂｅｑｌを引いた値により、電圧出力ＶＯｕｔの高
レベルを制御する。すなわち、次のようになる。
Ｖｏｕｔ（高） ＝Ｖｃｃｐ −Ｖｂｅｑｌ差動データ
制御信号り及びＤに応じて、高側電流スイッチ・トラン
ジスタＱ３及び低側電流スイッチ・トランジスタＱ４が
、電圧スイング定電流、ＷＩｌｌからの電流を２個の等
しい入力抵抗器ＲＩＨ及びＲＩＬの一方に流す。この電
流が高側トランジスタＱ１の高側入力抵抗器ＲＩＨを流
れると、スイング電流とＲＩＨの値との積である電圧に
より、出力電圧Ｖｏｕｔ がその値だけ減少する。
制御信号り及びＤに応じて、高側電流スイッチ・トラン
ジスタＱ３及び低側電流スイッチ・トランジスタＱ４が
、電圧スイング定電流、ＷＩｌｌからの電流を２個の等
しい入力抵抗器ＲＩＨ及びＲＩＬの一方に流す。この電
流が高側トランジスタＱ１の高側入力抵抗器ＲＩＨを流
れると、スイング電流とＲＩＨの値との積である電圧に
より、出力電圧Ｖｏｕｔ がその値だけ減少する。
スイング電圧定電流源ＩＩからの電流値を、マツチした
入力抵抗器ＲＩＨ及びＲＩＬの一方の値（Ｒ１）と掛は
算した値により、電圧出力Ｖｏｕｔの高レベル及び低レ
ベル間の電圧スイングの大きさＶｓｗを制御する。すな
わち、次のようになる。
入力抵抗器ＲＩＨ及びＲＩＬの一方の値（Ｒ１）と掛は
算した値により、電圧出力Ｖｏｕｔの高レベル及び低レ
ベル間の電圧スイングの大きさＶｓｗを制御する。すな
わち、次のようになる。
Ｖｓｗ ＝ Ｖｏｕｔ（高） −Ｖｏｕｔ（低）＝１１
本 Ｒ１ 定常電流制御電流源Ｉ２は、低側入力抵抗器ＲＩＬに流
れる付加電流を発生する。この抵抗器に発生した電圧は
、低側トランジスタＱ２の電圧の増加として現れ、出力
抵抗器Ｒ２の低側の電圧を上昇させるので、この出力抵
抗器に流れる電流が減少する。そして、この定常電流！
ｒ は、■２を可変することにより制御可能である適度
の限界内に維持される。これは、次のようになる。
本 Ｒ１ 定常電流制御電流源Ｉ２は、低側入力抵抗器ＲＩＬに流
れる付加電流を発生する。この抵抗器に発生した電圧は
、低側トランジスタＱ２の電圧の増加として現れ、出力
抵抗器Ｒ２の低側の電圧を上昇させるので、この出力抵
抗器に流れる電流が減少する。そして、この定常電流！
ｒ は、■２を可変することにより制御可能である適度
の限界内に維持される。これは、次のようになる。
Ｉｒ ＝ （１／ Ｒ２） ＊ （Ｖｃｃｐ −Ｖｅｅ
−Ｒ１（１１＋ １２＞ −ＶｂｅｑｌＶｂｅｑ２） ただし、Ｖｂｅｑ２はトランジスタＱ２のベース・エミ
ッタ電圧、ＶｅｅはトランジスタＱ２及び電流源１１、
■２の基準電圧である。
−Ｒ１（１１＋ １２＞ −ＶｂｅｑｌＶｂｅｑ２） ただし、Ｖｂｅｑ２はトランジスタＱ２のベース・エミ
ッタ電圧、ＶｅｅはトランジスタＱ２及び電流源１１、
■２の基準電圧である。
出力端に接続された回路から見たインピーダンスは、出
力信号の高及び低状態の両方に対して、実質的に同じで
ある。ある程度、これは、２個のトランジスタＱ１及び
Ｑ２が最適動作に対してマツチしており、これらトラン
ジスタの浮遊容量値がほぼ等しいからである。よって、
両方向の遷移期間中、出力のインピーダンスが等しくな
る。さらに、スイング電流の動作によって、トランジス
タＱ１及びＱ２が最小導通の状態であっても、定常電流
制御電流源を制御することにより、Ｑｌ及びＱ２が完全
なオフ状態にならないようにする。
力信号の高及び低状態の両方に対して、実質的に同じで
ある。ある程度、これは、２個のトランジスタＱ１及び
Ｑ２が最適動作に対してマツチしており、これらトラン
ジスタの浮遊容量値がほぼ等しいからである。よって、
両方向の遷移期間中、出力のインピーダンスが等しくな
る。さらに、スイング電流の動作によって、トランジス
タＱ１及びＱ２が最小導通の状態であっても、定常電流
制御電流源を制御することにより、Ｑｌ及びＱ２が完全
なオフ状態にならないようにする。
そして、これにより、Ｑｌのエミッタから見たＱｌのイ
ンピーダンスを、Ｑ２のコレクタから見たＱ２のインピ
ーダンスにほぼ等しくする。
ンピーダンスを、Ｑ２のコレクタから見たＱ２のインピ
ーダンスにほぼ等しくする。
第４図は、禁止制御回路を付加した第２図の回路図であ
り、ｎｐｎにより実現している。なお、その他の特徴に
ついては、後述する。
り、ｎｐｎにより実現している。なお、その他の特徴に
ついては、後述する。
第２図の開放手段ＭＯは、第４図において、直列トラン
ジスタＱ５と、このトランジスタの入力を制御する２個
のショットキ・トランジスタＱ６、Ｑ７とで実現してい
る。第２図の結合手段ＭＣは、第４図において、結合ト
ランジスタＱ８と、ダイオードＤ１と、Ｑ８を制御する
ショットキ・トランジスタＱ９とで実現している。
ジスタＱ５と、このトランジスタの入力を制御する２個
のショットキ・トランジスタＱ６、Ｑ７とで実現してい
る。第２図の結合手段ＭＣは、第４図において、結合ト
ランジスタＱ８と、ダイオードＤ１と、Ｑ８を制御する
ショットキ・トランジスタＱ９とで実現している。
禁止制御信号（低でアクティブ）がトランジスタＱ７及
びＱ９のベースを低にすると、トランジスタＱ５はＲＩ
Ｌの経路を開放（オフ）し、結合トランジスタＱ８が導
通する。結合トランジスタＱ８の導通により、高側トラ
ンジスタＱ１のベース電圧が負方向に変化し、その値は
、このトランジスタを確実にオフにするのに充分である
。定常電流制御トランジスタＱ１０ （その通常動作は
、後述する）のベースの動作、及び入力抵抗器ＲＩＬの
経路のオフにより、低側トランジスタＱ２は、非導通状
態に維持される。
びＱ９のベースを低にすると、トランジスタＱ５はＲＩ
Ｌの経路を開放（オフ）し、結合トランジスタＱ８が導
通する。結合トランジスタＱ８の導通により、高側トラ
ンジスタＱ１のベース電圧が負方向に変化し、その値は
、このトランジスタを確実にオフにするのに充分である
。定常電流制御トランジスタＱ１０ （その通常動作は
、後述する）のベースの動作、及び入力抵抗器ＲＩＬの
経路のオフにより、低側トランジスタＱ２は、非導通状
態に維持される。
出力がトライステートで、結合トランジスタＱ８がＶｅ
ｅに近い電圧をＱｌのベースに供給することにより、こ
のＱｌのベースを低に維持している間、出力の高い正電
圧により、逆バイアスがＱｌのベース・エミッタ接合に
生じる。これは、Ｑｌのブレークダウン電圧を充分越え
、このトランジスタが破壊されるかもしれない。逆電圧
クランプ回路Ｑ１３、Ｄ６、Ｄ５及びＱｌ４により、４
個のダイオード電圧降下の最大値が、トランジスタＱ１
のベース・エミッタ接合に逆バイアスとして加わる。ト
ランジスタＱ１４及びＱｌ３は、ダーリントン構成であ
り、この回路網を順バイアスするのに必要な閾値を単に
加えるために、これらトランジスタの間にダイオードを
設けている。
ｅに近い電圧をＱｌのベースに供給することにより、こ
のＱｌのベースを低に維持している間、出力の高い正電
圧により、逆バイアスがＱｌのベース・エミッタ接合に
生じる。これは、Ｑｌのブレークダウン電圧を充分越え
、このトランジスタが破壊されるかもしれない。逆電圧
クランプ回路Ｑ１３、Ｄ６、Ｄ５及びＱｌ４により、４
個のダイオード電圧降下の最大値が、トランジスタＱ１
のベース・エミッタ接合に逆バイアスとして加わる。ト
ランジスタＱ１４及びＱｌ３は、ダーリントン構成であ
り、この回路網を順バイアスするのに必要な閾値を単に
加えるために、これらトランジスタの間にダイオードを
設けている。
この逆バイアス・クランプ回路がオンすると、出力の高
インピーダンスが幾分減少するので、これら余分なダイ
オードの電圧降下により、出力が最大の高インピーダン
スとなる範囲を広げる。
インピーダンスが幾分減少するので、これら余分なダイ
オードの電圧降下により、出力が最大の高インピーダン
スとなる範囲を広げる。
禁止結合トランジスタＱ８が非導通で、Ｑｌのオンで出
力が高状態のとき、トランジスタＱ１のベースに関連し
た浮遊容量が充電される。高側電流スイッチ・トランジ
スタＱ３がオンとなり、高側トランジスタＱ１のベース
が低にされるとき、Ｑｌのベースのこの充電により、そ
のエミッタ電圧を、低下からできるだけ早く維持するの
が望ましい。ダイオードＤ７は、この容量の放電経路と
なり、Ｑｌ４のベースをＱｌのベースとほぼ同じ電圧に
維持する。よって、Ｑ３の動作に応じて、Ｑｌのベース
及びエミッタが低になるので、Ｑｌ４がオフするのを助
ける。禁止（トライステート）状態の動作期間中、ダイ
オードＤ７を逆バイアスとし、回路動作に無関係にする
。
力が高状態のとき、トランジスタＱ１のベースに関連し
た浮遊容量が充電される。高側電流スイッチ・トランジ
スタＱ３がオンとなり、高側トランジスタＱ１のベース
が低にされるとき、Ｑｌのベースのこの充電により、そ
のエミッタ電圧を、低下からできるだけ早く維持するの
が望ましい。ダイオードＤ７は、この容量の放電経路と
なり、Ｑｌ４のベースをＱｌのベースとほぼ同じ電圧に
維持する。よって、Ｑ３の動作に応じて、Ｑｌのベース
及びエミッタが低になるので、Ｑｌ４がオフするのを助
ける。禁止（トライステート）状態の動作期間中、ダイ
オードＤ７を逆バイアスとし、回路動作に無関係にする
。
バイアス・ダイオードＤ４のダイオード電圧降下を、Ｑ
２のベース・エミッタ接合に直列に加えることにより、
このダイオードＤ４は、Ｑ４のコレクタからＱ２のベー
ス・エミッタを介する経路の電圧を、Ｑ４のコレクタと
ほぼ同じレベルに上昇させる。このレベルは、Ｑ４及び
Ｑｌ２のベース・エミッタ電圧降下により、Ｖｅｅより
２個のダイオードの電圧降下だけ高い。
２のベース・エミッタ接合に直列に加えることにより、
このダイオードＤ４は、Ｑ４のコレクタからＱ２のベー
ス・エミッタを介する経路の電圧を、Ｑ４のコレクタと
ほぼ同じレベルに上昇させる。このレベルは、Ｑ４及び
Ｑｌ２のベース・エミッタ電圧降下により、Ｖｅｅより
２個のダイオードの電圧降下だけ高い。
第１及び第２図のスイング電圧電流源Ｉｔは、第４図に
おいて、Ｑｌ ２、Ｄ３及びＲ３により実現している。
おいて、Ｑｌ ２、Ｄ３及びＲ３により実現している。
この電流源は、デジタル・アナログ変換器（図示せず）
からのスイング制御信号により制御する。同様に、第１
及び第２図の定常電流制御電流源Ｉ２は、第４図におい
て、ＱＩＯ。
からのスイング制御信号により制御する。同様に、第１
及び第２図の定常電流制御電流源Ｉ２は、第４図におい
て、ＱＩＯ。
Ｄ２及びＲ４により実現している。この電流源は、他の
デジタル・アナログ変換器（図示せず）からの定常電流
制御信号により制御する。第４図に示した実際の回路は
、この点において、第１及び第２図に示した本発明の理
想形式とは異なっている。
デジタル・アナログ変換器（図示せず）からの定常電流
制御信号により制御する。第４図に示した実際の回路は
、この点において、第１及び第２図に示した本発明の理
想形式とは異なっている。
減算トランジスタＱｌｌにより、スイング電圧電流とは
逆の変化で、実際の定常電流を増加及び減少させる機能
を実現して、それらの和を一定に維持する。よって、定
常電流制御信号は、出力抵抗器Ｒ２を流れる全電流値を
表し、定常電流経路は、その値とスイング電圧電流値と
の差のみを供給する。
逆の変化で、実際の定常電流を増加及び減少させる機能
を実現して、それらの和を一定に維持する。よって、定
常電流制御信号は、出力抵抗器Ｒ２を流れる全電流値を
表し、定常電流経路は、その値とスイング電圧電流値と
の差のみを供給する。
短絡保護抵抗器Ｒ５を高側トランジスタＱ１のコレクタ
回路に付加する。この抵抗器は、高側トランジスタＱ１
がオンで、出力ＶＯｕｔが短絡された時に流れる電流を
制限する。低側トランジスタＱ２がオンで、出力が正電
源に短絡されたときに、出力抵抗器Ｒ２がこの保護機能
を果たす。
回路に付加する。この抵抗器は、高側トランジスタＱ１
がオンで、出力ＶＯｕｔが短絡された時に流れる電流を
制限する。低側トランジスタＱ２がオンで、出力が正電
源に短絡されたときに、出力抵抗器Ｒ２がこの保護機能
を果たす。
上述は、本発明の好適な実施例を図示して説明したが、
実施例の変形変更は容易に実現できる。
実施例の変形変更は容易に実現できる。
特に、実施例では、単一のトランジスタ・トランスコン
ダクタンス増幅器を用いたが、他のアプリケーションに
おいては、マルチ・トランジスタ増幅器、又は、トラン
スコンダクタンス増幅器の広範な範囲内で適合する他の
形式を用いるのが望ましいときもある。
ダクタンス増幅器を用いたが、他のアプリケーションに
おいては、マルチ・トランジスタ増幅器、又は、トラン
スコンダクタンス増幅器の広範な範囲内で適合する他の
形式を用いるのが望ましいときもある。
［発明の効果コ
上述の如く、本発明の駆動回路によれば、高及び低出力
がプログラマブルであり、出力の立上がり及び立下り時
間が対称であり、出力インピーダンスが低く、トライス
テートが可能であり、静的放電及び短絡に対して保護で
きる。
がプログラマブルであり、出力の立上がり及び立下り時
間が対称であり、出力インピーダンスが低く、トライス
テートが可能であり、静的放電及び短絡に対して保護で
きる。
第１図は本発明の好適な実施例のブロック図、第２図は
本発明の他の好適実施例のブロック図、第３図は第１図
の回路図、第４図は第２図の回路図である。 ＡＨＥ・・・第１増幅器、ＡＬＥ・・・第２増幅器、Ｖ
Ｓ・・・電圧源、ＳＩ・・・電流スイッチ、１１・・・
スイング電圧電流源、工２・定常電流制御電流源、ＭＣ
・・・結合手段、ＭＯ・開放手段、Ｑ１３、Ｄ６、Ｄ５
及びＱ１４・クランプ手段 代 理 人 松 隈 秀 盛 ＦＩＧ、 １ ＋５Ｖ （Ｏシッフ）
本発明の他の好適実施例のブロック図、第３図は第１図
の回路図、第４図は第２図の回路図である。 ＡＨＥ・・・第１増幅器、ＡＬＥ・・・第２増幅器、Ｖ
Ｓ・・・電圧源、ＳＩ・・・電流スイッチ、１１・・・
スイング電圧電流源、工２・定常電流制御電流源、ＭＣ
・・・結合手段、ＭＯ・開放手段、Ｑ１３、Ｄ６、Ｄ５
及びＱ１４・クランプ手段 代 理 人 松 隈 秀 盛 ＦＩＧ、 １ ＋５Ｖ （Ｏシッフ）
Claims (1)
- 【特許請求の範囲】 １、制御信号に応じて高レベル及び低レベルに変化する
出力信号を発生する駆動回路において、出力抵抗器と、 該出力抵抗器の端部にスイング電圧を発生する発生手段
と、 上記制御信号に応じて、上記発生手段を切替えるスイッ
チ手段と、 上記出力抵抗器の定常電流を所望値に調整する調整手段
とを具えた駆動回路。 ２、制御信号に応じて高レベル及び低レベルに変化する
出力信号を発生する駆動回路において、高側端部及び低
側端部を有し、上記高側端部から出力信号が導出される
出力抵抗器と、 入力端、高側出力端及び低側出力端を有し、上記高側出
力端が第１電圧源に結合され、上記低側出力端が上記出
力抵抗器の高側端部に結合された第１増幅器と、 該第１増幅器の入力端及び高側出力端間に結合された第
１入力抵抗器と、 入力端、高側出力端及び低側出力端を有し、上記高側出
力端が上記出力抵抗器の低側端部に結合され、上記低側
出力端が第２電圧源に結合された第２増幅器と、 該第２増幅器の入力端及び高側出力端間に結合された第
２入力抵抗器と、 スイング電圧電流源と、 電流入力端、制御入力端、第１電流出力端及び第２電流
出力端を有し、上記電流入力端が上記スイング電圧電流
源からの電流を受け、上記制御入力端が第１状態のとき
、上記第１電流出力端が、上記第１増幅器の入力端に結
合された上記第１入力抵抗器の端部に電流を供給し、上
記制御入力端が第２状態のとき、上記第２電流出力端が
、上記第２増幅器の入力端に結合された上記第２入力抵
抗器の端部に電流を供給する電流スイッチと、 上記第２増幅器の入力端に結合された定常電流制御電流
源とを具えた駆動回路。 ３、上記第２入力抵抗器と直列に挿入された開放手段と
、 上記第１増幅器の入力端に、上記第１増幅器をオフにす
る電圧を供給する結合手段とを更に具えた請求項２記載
の駆動回路。 ４、上記第１増幅器の低側出力端及び入力端間に結合さ
れ、逆電圧をクランプするクランプ手段を更に具えた請
求項３記載の駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US147484 | 1980-05-07 | ||
| US07/147,484 US4800294A (en) | 1988-01-25 | 1988-01-25 | Pin driver circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02153616A true JPH02153616A (ja) | 1990-06-13 |
Family
ID=22521748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1008442A Pending JPH02153616A (ja) | 1988-01-25 | 1989-01-17 | 駆動回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4800294A (ja) |
| JP (1) | JPH02153616A (ja) |
| DE (1) | DE3901983A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4847522A (en) * | 1988-06-08 | 1989-07-11 | Maxim Integrated Products | CMOS amplifier/driver stage with output disable feature |
| US5179293A (en) * | 1988-11-28 | 1993-01-12 | Analog Devices, Inc. | Bipolar output stage switching circuit |
| US5003195A (en) * | 1989-03-10 | 1991-03-26 | Honeywell Inc. | Pin diode attenuator RF pulse generator with pulse rise and fall time control |
| US4998026A (en) * | 1989-04-19 | 1991-03-05 | Hewlett-Packard Company | Driver circuit for in-circuit overdrive/functional tester |
| US6157224A (en) * | 1998-12-23 | 2000-12-05 | Raytheon Company | High speed pin driver integrated circuit architecture for commercial automatic test equipment applications |
| US6507215B1 (en) | 2001-04-18 | 2003-01-14 | Cygnal Integrated Products, Inc. | Programmable driver for an I/O pin of an integrated circuit |
| US6509758B2 (en) | 2001-04-18 | 2003-01-21 | Cygnal Integrated Products, Inc. | IC with digital and analog circuits and mixed signal I/O pins |
| US20060123301A1 (en) * | 2004-10-19 | 2006-06-08 | James Wey | Transconductance stage operating as an active load for pin electronics |
| JP2007303986A (ja) * | 2006-05-12 | 2007-11-22 | Advantest Corp | 直流試験装置 |
| CN113299055B (zh) * | 2021-05-18 | 2022-06-21 | 王运良 | 一种数字显示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54102859A (en) * | 1978-01-30 | 1979-08-13 | Sony Corp | Pulse amplifier circuit |
| JPS6118219A (ja) * | 1984-07-04 | 1986-01-27 | Sony Corp | レベル変換回路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1108821B (de) * | 1960-07-25 | 1961-06-15 | Siemens Ag | Anordnung zur Umwandlung von Lichtimpulsen in elektrische Impulse |
| BE644317A (ja) * | 1963-02-25 | |||
| US3654490A (en) * | 1970-06-17 | 1972-04-04 | Signetics Corp | Gate circuit with ttl input and complimentary outputs |
| US3656007A (en) * | 1970-09-25 | 1972-04-11 | Raymond P Murray | Voltage dependent phase switch |
| JPS551724B2 (ja) * | 1974-03-16 | 1980-01-16 | ||
| US4044271A (en) * | 1974-09-09 | 1977-08-23 | The United States Of America As Represented By The Secretary Of The Navy | Monolithic NTDS driver and receiver |
| JPS53955A (en) * | 1976-06-25 | 1978-01-07 | Fujitsu Ltd | Chattering prevention circuit |
| GB1571168A (en) * | 1977-04-11 | 1980-07-09 | Tektronix Inc | Electronic circuit for attenuating spurious electronic signals |
-
1988
- 1988-01-25 US US07/147,484 patent/US4800294A/en not_active Expired - Lifetime
-
1989
- 1989-01-17 JP JP1008442A patent/JPH02153616A/ja active Pending
- 1989-01-24 DE DE3901983A patent/DE3901983A1/de active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54102859A (en) * | 1978-01-30 | 1979-08-13 | Sony Corp | Pulse amplifier circuit |
| JPS6118219A (ja) * | 1984-07-04 | 1986-01-27 | Sony Corp | レベル変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3901983C2 (ja) | 1992-10-08 |
| DE3901983A1 (de) | 1989-08-03 |
| US4800294A (en) | 1989-01-24 |
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