JPH02156497A

JPH02156497A - 半導体記憶装置

Info

Publication number: JPH02156497A
Application number: JP63310324A
Authority: JP
Inventors: Takahiro Komatsu; 隆宏小松; Masaki Kumanotani; 正樹熊野谷; Yasuhiro Konishi; 康弘小西; Katsumi Dosaka; 勝己堂阪; Yoshinaga Inoue; 井上　好永
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-12-07
Filing date: 1988-12-07
Publication date: 1990-06-15
Also published as: US5014246A; DE3939849A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は半導体記憶装置に関し、特に、センスアンプ
が複数のメモリセルアレイブロックに共通に用いられる
ダイナミック型半導体記憶装置に関する。

［従来の技術］第７図は、１Ｍビットの記憶容量を有する従来のダイナ
ミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭ
という）の主要部の構成を示すブロック図である。

第７図において、メモリセルアレイ１０には、複数のワ
ード線および複数のビット線が互いに交差するように配
置されており、それらの交点にメモリセルが設けられて
いる。すなわち、複数のメモリセルが複数行および複数
列に配列されている。

メモリセルアレイ１０は、４つの部分に分割されており
、かつ各部分はさらに２つのメモリセルアレイブロック
１０ａおよび１０ｂに分割されている。このようにして
、メモリセルアレイ１０は８個のメモリセルアレイブロ
ックに分割されている。

メモリセルアレイブロック１０ａ、１０ｂの各々は、２
５６Ｘ５１２ビツト構成となっている。

メモリセルアレイ１０の側部にはロウデコーダ３０が配
置されている。また、メモリセルアレイ１０の中央部に
は２つのコラムデコーダ４１および４２が配置されてい
る。ロウデコーダ３０は行アドレス信号に応答して各メ
モリセルアレイブロック１０ａ、１０ｂ内の複数のワー
ド線のいずれかを選択する。メモリセルアレイ１０に含
まれる複数のメモリセルアレイブロック１０ａ、１０ｂ
は、行アドレス信号ＲＡＳにより選択される。第７図に
示すように、行アドレス信号ＲＡＳが「１」のときには
、４つのメモリセルアレイブロック１Ｏａ（これをＡブ
ロックと呼ぶ）が選択され、４つのメモリセルアレイブ
ロック１０ｂ（これをＢブロックと呼ぶ）は非選択状態
となる。逆に、行アドレス信号ＲＡＳが「０」のときに
は、４つのメモリセルアレイブロック１０ｂが選択され
、４つのメモリセルアレイブロック１０ａが非選択状態
となる。

メモリセルアレイ１０の各部分におけるメモリセルアレ
イブロック１０ａとメモリセルアレイブロック１０ｂと
の間にはセンスアンプブロック２０が配置されている。

このセンスアンプブロック２０はシェアドセンスアンプ
構成となっており、２つのメモリセルアレイブロック１
０ａおよび１０ｂに共通に用いられる。メモリセルアレ
イ１０の各部分には、センスアンプブロック２０をメモ
リセルアレイブロック１０ａに接続するためのスイッチ
信号を発生するスイッチ信号発生回路６０ａおよびセン
スアンプブロック２０をメモリセルアレイブロック１０
ｂに接続するためのスイッチ信号を発生するスイッチ信
号発生回路６０ｂが設けられている。たとえば、行アド
レス信号ＲＡＳが「１」となってメモリセルアレイ１０
のＡブロックが選択されたときには、スイッチ信号発生
回路６０ａからのスイッチ信号に応答してセンスアンプ
ブロック２０がメモリセルアレイブロック１０ａ内のビ
ット線対に接続され、スイッチ信号発生回路６０ｂから
のスイッチ信号に応答してセンスアンプブロック２０が
メモリセルアレイブロック１０ｂ内のビット線対から電
気的に切り離される。

第８図は、第７図のＤＲＡＭの主要部の構成を示す回路
図である。

メモリセルアレイブロック１０ａおよび１０ｂの各々に
は、複数のビット線対およびそれらに交差する複数のワ
ード線が配置されている。第８図においては、メモリセ
ルアレイブロック１０ａに含まれる１組のビット線対Ｂ
Ｌ、ＢＬおよび１本のワード線ＷＬＯが代表的に示され
、かつ、メモリセルアレイブロック１０ｂに含まれる１
組のビット線対ＢＬ、ＢＬおよび１本のワード線ＷＬＩ
が代表的に示される。ビット線ＢＬおよびＢＬには相補
な信号が現われる。ビット線とワード線との交点にはメ
モリセルが設けられている。第８図においては、ビット
線ＢＬとワード線ＷＬＯとの交点に設けられたメモリセ
ルＭＣおよびビット線ＢＬとワード線ＷＬＩとの交点に
設けられたメモリセルＭＣが代表的に示される。各メモ
リセルＭＣは１トランジスタ・１キヤパシタ構成となっ
ている。すなわち、各メモリセルＭＣは、情報を記憶す
るメモリキャパシタＣｓとＮチャネルＭＯＳトランジス
タＱｓとで構成されている。

メモリセルアレイブロック１０ａとメモリセルアレイブ
ロック１０ｂとの間には、フリップフロップ型のＮチャ
ネル型センスアンプ２１およびフリップフロップ型のＰ
チャネル型センスアンプ２２が設けられている。これら
のセンスアンプ２１および２２は、ビット線対ＢＬ、Ｂ
Ｌ上の信号の電位差を増幅する。Ｎチャネル型センスア
ンプ２１は、Ｎチャネル型ＭＯ５）ランジスタＱ２１゜
Ｑ２２からなり、Ｐチャネル型センスアンプ２２は、Ｐ
チャネル型ＭＯＳトランジスタＱ２４．Ｑ２５からなる
。これらのセンスアンプ２１および２２は、センスアン
プ活性化信号ＳＯおよびＳＯにより活性化される。セン
スアンプ活性化信号ＳＯに応答してＮチャネル型ＭＯＳ
トランジスタＱ２３がオンし、センスアンプ活性化信号
ＳＯに応答して、Ｐチャネル型ＭＯＳ）ランジスタＱ２
６がオンする。それにより、センスアンプ２１が、ビッ
ト線対ＢＬ、ＢＬのうち低電位のビット線を接地電位ま
で放電し、センスアンプ２２が、ビット線対ＢＬ、ＢＬ
のうち高電位のビット線を電源電位ＶＣＣに充電する。

複数のＮチャネル型センスアンプおよび複数のＰチャネ
ル型センスアンプが、第７図におけるセンスアンプブロ
ック２０を構成する。

一方、メモリセルアレイブロック１０ａ、１０ｂおよび
センスアンプブロック２０がシェアドセンスアンプ構成
となっているので、メモリセルアレイブロック１０ａ内
のビット線対ＢＬ、ＢＬとセンスアンプ２１および２２
とを電気的に分離または接続するためのスイッチ回路８
０ａが設けられ、かつ、メモリセルアレイブロック１０
ｂ内のビット線対ＢＬ、ＢＬとセンスアンプ２１および
２２とを電気的に分離または接続するためのスイッチ回
路８０ｂが設けられている。スイッチ回路８０ａはＮチ
ャネル型ＭＯＳ）ランジスタＱ２７゜０２８により構成
され、スイッチ回路８０ｂはＮチャネル型ＭＯＳトラン
ジスタＱ２９．Ｑ３０により構成されている。トランジ
スタＱ２７．Ｑ２８のゲートには第７図に示されるスイ
ッチ信号発生回路６０ａからスイッチ信号ＳＩＵが与え
られ、トランジスタＱ２９．Ｑ３０のゲートには第７図
に示されるスイッチ信号発生回路６０ｂからスイッチ信
号ＳＩＬが与えられる。スイッチ信号ＳＩＵおよびＳＩ
Ｌは、通常はともに電源電位ＶＣＣのレベル（以下、ｖ
ｃｃレベルという）となっている。

ここで、たとえば、ワード線ＷＬＯの電位がｒＨＪ　レ
ベルとなってメモリセルアレイブロック１０ａ内のメモ
リセルＭＣから情報が読出される場合には、ワード線Ｗ
ＬＯの電位がｒＨＪレベルになる直前または同時にスイ
ッチ信号ＳＩＬが接地電位のレベル（以下、接地レベル
という）となる。これにより、メモリセルアレイブロッ
ク１０ｂ内のビット線対ＢＬ、ＢＬがセンスアンプ２１
および２２から電気的に切り離される。一方、スイッチ
信号ＳＩＵはその後ＶＣＣレベルよりも高いレベルとな
る。これにより、トランジスタＱ２７．０２８が十分に
導通状態となり、メモリセルアレイブロック１０ａ内の
ビット線対ＢＬ、　　ＢＬとセンスアンプ２１および２
２とが十分に接続される。

第７図に示されるコラムデコーダ４１および４２から与
えられる列選択信号ＹがｒＨＪレベルになると、Ｎチャ
ネルＭＯＳ）ランジスタＱ３１およびＱ３２がオンし、
センスアンプ２１および２２に共通のセンスノードＮ１
およびＮ２の情報が、人出力線対Ｉ１０．Ｉ１０に伝達
される。

また、メモリセルアレイブロック１０ａ内のビット線対
ＢＬ、ＢＬおよびメモリセルアレイブロック１Ｏｂ内の
ビット線対ＢＬ、ＢＬの各々には、Ｎチャネル型ＭＯＳ
）ランジスタＱ３３〜Ｑ３５からなるイコライズおよび
プリチャージ回路１１が接続されている。イコライズお
よびプリチャージ回路１１は、メモリサイクルの開始前
および終了後のスタンバイ時に、イコライズ信号ＥＱに
応答して、対応するビット線対ＢＬ、ＢＬの各ビット線
の電位をイコライズし、かつ、そのビット線対ＢＬ、Ｂ
Ｌを所定のプリチャージ電位ＶＥＩＬにプリチャージす
る。上記のように、スタンバイ時には、スイッチ信号Ｓ
ＩＵおよびＳＩＬはＶ、。

レベルとなっているので、センスアンプ２１および２２
のセンスノードＮ１およびＮ２も、同様にイコライズお
よびプリチャージされる。

このように、通常は、スイッチ信号ＳＩＵおよびＳＩＬ
はともにＶＣＣレベルとなっているが、メモリ動作時に
は、行アドレス信号により選択されたメモリセルアレイ
ブロック内のビット線対をセンスアンプに接続するため
に、スイッチ信号ＳＩＵおよびＳＩＬの一方がＶＣＣレ
ベルよりも高いレベルに変化しかつ他方が接地レベルに
変化する必要がある。

第９図に、スイッチ信号ＳＩＵまたはスイッチ信号ＳＩ
Ｌを発生するためのスイッチ信号発生回路の回路図を示
す。このスイッチ信号発生回路は、Ｎチャネル型ＭＯ３
）ランジスタＱ４１〜Ｑ４７およびキャパシタＣ１ｌ、
Ｃ１２を含む。スイッチ信号ＳＩＵを発生するためのス
イッチ信号発生回路６０ａの場合には、トランジスタＱ
４５のゲートに行アドレス信号ＲＡＳが与えられる。一
方、スイッチ信号ＳＩＬを発生するためのスイッチ信号
発生回路６０ｂの場合には、トランジスタＱ４５のゲー
トに行アドレス信号ＲＡＳが与えられる。

次に、第１０図のタイミングチャートを参照しながら第
９図のスイッチ信号発生回路の動作について説明する。

まず、スイッチ信号ＳＩＵを発生するためのスイッチ信
号発生回路６０ａの動作について説明する。スタンバイ
時には、入力信号φｒはＶＣＣレベルよりも高いレベル
、人力信号φ３はｒＬＪレベル、行アドレス信号ＲＡ８
およびＲＡ８はともにｒＬＪレベルとなっている。これ
により、第９図に示されるトランジスタＱ４１．Ｑ４２
．Ｑ４３が十分にオン状態となっている。また、トラン
ジスタＱ４５、Ｑ４７はともにオフ状態となっている。

トランジスタ０４１〜０４３のドレインには電源電位Ｖ
ＣＣが与えられているので、出力端子６１から出力され
るスイッチ信号ＳＩＵはＶＣ。レベルとなっている。

次に、入力信号φＰがｒＬＪレベルになると、トランジ
スタＱ４１〜Ｑ４３はオフ状態になる。

しかし、トランジスタＱ４５．Ｑ４７がオフ状態となっ
ているので、スイッチ信号ＳＩＵはＶＣＣレベルを維持
する。次いで、行アドレス信号ＲＡ８がｒＨＪレベルと
なり、行アドレス信号ＲＡ８がｒＬＪレベルを維持する
と、トランジスタＱ４５、Ｑ４７のゲートには行アドレ
ス信号ＲＡＳが与えられるので、トランジスタＱ４５．
Ｑ４７はオフ状態を保つ。その後、入力信号φ３がｒＨ
Ｊレベルになると、トランジスタＱ４４のゲート電位が
キャパシタＣ１ｌによりブーストされ、ｖｃ。レベルよ
りも十分に高いレベルとなる。また、トランジスタＱ４
４のドレイン電位はキャパシタＣ１２により■。、レベ
ルよりも十分に高いレベルにブーストされる。これによ
り、スイッチ信号ＳＩＵはトランジスタＱ４４を介して
ＶＣＣレベルよりも高いレベルとなる。最後に、入力信
号φｒがＶＣＣレベルよりも高いレベルになると、スイ
ッチ信号ＳＩＵはＶＣＣレベルに戻る。

このように、行アドレス信号ＲＡ８がｒＨＪ　レベルで
ありかつ行アドレス信号ＲＡ８がｒＬＪ　レベルである
場合には、スイッチ信号ＳＩＵはｖｃ。レベルよりも高
いレベルとなる。

次に、行アドレス信号ＲＡ８がｒＬＪレベルとなりかつ
行アドレス信号ＲＡ８がｒＨＪレベルとなる場合につい
て説明する。行アドレス信号ＲＡ８およびＲＡ８が変化
するまでの動作は、上記の場合と同様であり、スイッチ
信号ＳＩＵはＶＣＣレベルとなる。第１０図に破線で示
されるように、行アドレス信号ＲＡ８がｒＬＪレベルを
維持しかつ行アドレス信号ＲＡ８がｒＨＪレベルになる
と、トランジスタＱ４５．Ｑ４７がオン状態となる。

これにより、第１０図に破線で示されるように、スイッ
チ信号ＳＩＵはトランジスタＱ４５を通して接地レベル
になる。また、トランジスタＱ４４のゲート電位もトラ
ンジスタＱ４６．Ｑ４７を通して接地レベルになる。次
に、入力信号φ３がｒＨＪ　レベルになると、キャパシ
タＣ１２によりトランジスタＱ４４のドレイン電位がＶ
ＣＣレベルよりも十分に高いレベルまでブーストされる
。

しかし、トランジスタＱ４４のゲート電位はトランジス
タＱ４６．Ｑ４７を通して接地レベルとなっておりかつ
出力端子６１はトランジスタＱ４５を介して接地されて
いるので、スイッチ信号ＳＩＵは接地レベルのまま変化
しない。

その後、行アドレス信号ＲＡ８およびＲＡ８がともに「
Ｌ」レベルになる。このとき、入力信号φＰはｒＬＪ　
レベルのままであるので、トランジスタＱ４１〜０４３
はオフ状態を維持し、スイッチ信号ＳＩＵは接地レベル
を維持する。最後に、入力信号φｒがＶＣＣレベルより
も十分に高いレベルになると、スイッチ信号ＳＩＵはＶ
ＣＣレベルに変化する。

このように、行アドレス信号ＲＡ８がｒＬＪレベルであ
りかつ行アドレス信号ＲＡ８がｒＨＪレベルである場合
には、スイッチ信号ＳＩＵは接地レベルとなる。

なお、スイッチ信号ＳＩＬを発生するためのスイッチ信
号発生囲路６０ｂの場合には、トランジスタＱ４５のゲ
ートに行アドレス信号ＲＡＳの代わりに行アドレス信号
ＲＡＳが与えられる。

スイッチ信号発生回路６０ａおよび６０ｂの動作を要約
すると、第１１図に示されるようになる。

すなわち、行アドレス信号ＲＡ８およびＲＡ８がともに
ｒＬＪレベルのときにはスイッチ信号ＳＩＵおよびＳＩ
Ｌはともにｖｃｅレベルとなる。また、行アドレス信号
ＲＡ８がｒＨＪレベルになりかつ行アドレス信号ＲＡ８
がｒＬＪレベルになると、スイッチ信号ＳＩＵがＶＣＣ
レベルよりも高いレベルになり、スイッチ信号ＳＩＬが
「Ｌ」レベル（接地レベル）になる。逆に、行アドレス
信号ＲＡ８がｒＬＪレベルになりかつ行アドレス信ｑＲ
Ａ８がｒＨＪレベルになると、スイッチ信号ＳＩＵがｒ
ＬＪレベルになり、スイッチ信号ＳＩＬがｖｃｅレベル
よりも高いレベルになる。

［発明が解決しようとする課題］上記のように、第７図に示される従来のＤＲＡＭにおい
ては、各メモリセルアレイブロック１０ａに第９図に示
される回路構成を有するスイッチ信号発生回路６０ｇが
設けられ、各メモリセルアレイブロック１０ｂに第９図
に示される回路構成を有するスイッチ信号発生回路６０
ｂが設けられている。スイッチ信号ＳＩＵまたはスイッ
チ信号ＳＩＬをＶＣＣレベルよりも高いレベルにブース
トするためのキャパシタＣ１２は、他の素子に比べて大
きな面積を必要とする。上記の従来のＤＲＡＭにおいて
は、４つのスイッチ信号発生回路６０ａにおいてブース
ト動作が行なわれているときには、他の４つのスイッチ
信号発生回路６０ｂにおいてはブースト動作は行なわれ
ていない。逆に、４つのスイッチ信号発生回路６０ｂに
おいてブースト動作が行なわれているときには、他の４
つのスイッチ信号発生回路６０ａにおいてはブースト動
作は行なわれていない。それにもかかわらず、各メモリ
セルアレイブロック１０ａに対して１つのスイッチ信号
発生回路６０ａが必要であり、各メモリセルアレイブロ
ック１０ｂに対して１つのスイッチ信号発生回路６０ｂ
が必要であった。したがって、ブースト動作のために必
要なキャパシタを数多く形成する必要があり、回路面精
が大きくなるという問題があった。

なお、４つのメモリセルアレイブロック１０ａに対して
１つのスイッチ信号発生回路を設けかつ４つのメモリセ
ルアレイブロック１０ｂに対して１つのスイッチ信号発
生回路を設けることも考えられる。しかし、この場合、
１つのスイッチ信号発生回路に含まれるキャパシタの面
積は、第７図の回路構成を有する４つのスイッチ信号発
生回路に含まれるキャパシタの面積の合計よりも大きく
なる。

この発明の目的は、１つのセンスアンプが複数のメモリ
セルアレイブロックにより共通に用いられる半導体記憶
装置において、センスアンプを複数のメモリセルアレイ
ブロックのいずれかに選択的に接続するためのスイッチ
信号を発生する回路の面積を減少させることである。

［課題を解決するための手段］この発明に係る半導体記憶装置は、メモリセルアレイ、
センスアンプ手段、複数のスイッチ手段、駆動信号発生
手段、およびデコード手段を備える。

メモリセルアレイは、複数のワード線、それらの複数の
ワード線に交差するように設けられた複数のビット線、
および、複数のビット線と複数のワード線との交点に設
けられた複数のメモリセルを含み、複数のビット線は複
数のビット線対を構成する。メモリセルアレイは、複数
のメモリセルアレイブロックに分割されている。センス
アンプ手段は、複数のメモリセルアレイブロックに共通
に設けられ、かつ複数のメモリセルアレイブロックの各
々に含まれる複数のビット線対上の電位差を増幅する。

複数のスイッチ手段は、複数のメモリセルアレイブロッ
クとセンスアンプ手段との間に接続されている。駆動信
号発生手段は、所定の電位を有する駆動信号を発生する
。デコード手段は、所定の選択信号に応答して、駆動信
号発生手段からの駆動信号を複数のスイッチ手段のいず
れかに与える。複数のスイッチ手段の各々は、駆動信号
に応答して導通状態となる。

［作用］この発明に係る半導体記憶装置においては、複数のスイ
ッチ手段のいずれかに駆動信号を与えるための駆動手段
が、駆動信号発生手段およびデコード手段により構成さ
れている。すなわち、複数のスイッチ手段に共通に駆動
信号発生手段が設けられ、かつ、デコード手段により選
択されたスイッチ手段に駆動信号発生手段からの駆動信
号が与えられる。

そのため、駆動信号発生手段は、デコード手段により選
択されるスイッチ手段を駆動するための駆動能力を有す
ればよい。したがって、複数のスイッチ手段のいずれか
を選択的に導通状態にする駆動手段の回路面積が減少す
る。

［実施例］以下、この発明の実施例を図面を用いて詳細に説明する
。

第１図は、この発明の一実施例によるＤＲＡＭの構成を
示すブロック図である。

第１図において、メモリセルアレイ１０、ロウデコーダ
３０およびコラムデコーダ４１．４２（７）構成は、第
７図に示される従来のＤＲＡＭと同様である。すなわち
、メモリセルアレイ１０は４つの部分に分割されており
、各部分はメモリセルアレイブロック１０ｇおよびメモ
リセルアレイブロック１０ｂからなる。メモリセルアレ
イ１０の各部分におけるメモリセルアレイブロック１０
ａとメモリセルアレイブロック１０ｂとの間にはセンス
アンプブロック２０が配置されている。また、メモリセ
ルアレイブロック１０の側部にはロウデコーダ３０が配
置されている。メモリセルアレイブロック１０の中央部
には２つのコラムデコーダ４１および４２が配置されて
いる。行アドレス信号ＲＡＳが「１」のときには、４つ
のメモリセルアレイブロック１０ａからなるＡブロック
が選択され、４つのメモリセルアレイブロック１０ｂか
らなるＢブロックは非選択状態となる。逆に、行アドレ
ス信号ＲＡＳが「０」のときには、Ｂブロックが選択さ
れ、Ａブロックは非選択状態となる。

この実施例においては、メモリセルアレイブロック１０
に関してロウデコーダ３０とは反対側の側部にスイッチ
信号発生回路５０が配置されている。このスイッチ信号
発生回路５０は、４つのデコーダ５１および１つのドラ
イバ５２を含む。各デコーダ５１は、１組のメモリセル
アレイブロック１０ａ、１０ｂに対応して設けられてい
る。ドライバ５２は、４つのデコーダ５１に共通に設け
られている。ドライバ５２は、ＶＣＣレベルよりも高い
レベルの駆動信号を発生するためのブースト回路を含む
。各デコーダ５１は、ドライバ５２からの駆動信号を受
け、対応するメモリセルアレイブロック１０ａおよび１
０ｂのうち一方をセンスアンプブロック２０に接続しか
つ他方をセンスアンプブロック２０から切り離すための
スイッチ信号を発生する。

第２図は、この実施例のＤＲＡＭの全体構成を示すブロ
ック図である。第２図において、外部から与えられるロ
ウアドレスストローブ信号ｆＸ可、コラムアドレススト
ローブ信号ＣＡＳおよび書込制御信号Ｗは、それぞれＲ
ＡＳバッファＳＯ，ＣＡＳバッファ９０およびＷバッフ
ァ１００を介して、クロックジェネレータ１１０に与え
られる。

クロックジェネレータ１１０は、これらの信号に応答し
て、各種制御信号を発生する。

アドレスバッファ１２０は、クロックジェネレータ１１
０からの制御信号に応答して、所定のタイミングで、外
部から与えられるアドレス信号ＡＤＤを行アドレス信号
ＲＡとしてロウデコーダ３０およびスイッチ信号発生回
路５０に与える。また、アドレスバッファ１２０は、ク
ロックジェネレータ１１０からの制御信号に応答して、
所定のタイミングで、外部から与えられるアドレス信号
ＡＤＤを列アドレス信号ＣＡとしてコラムデコーダ４１
．４２に与える。メモリセルアレイブロック１０ａ１セ
ンスアンプブロツク２０およびメモリセルアレイブロッ
ク１０ｂの回路構成は、第８図に示される回路構成と同
様である。

第３図は、スイッチ信号発生回路５０に含まれるドライ
バ５２の構成を示す回路図である。

このドライバ回路５２は、Ｎチャネル型ＭＯＳトランジ
スタＱ１〜Ｑ４、キャパシタＣ１，Ｃ２、およびインバ
ータＧｌ、Ｇ２を含む。トランジスタＱ１〜Ｑ３のゲー
トには入力信号φＰが与えられ、それらのドレインには
電源電位ＶＣＣが与えられる。トランジスタＱ１のソー
スおよびトランジスタＱ４のゲートには、キャパシタＣ
１を介して入力信号φ１が与えられる。また、トランジ
スタＱ２．Ｑ４のソースには、インバータＧｌ、Ｇ２お
よびキャパシタＣ２を介して入力信号φ１が与えられる
。トランジスタＱ３のソースおよびトランジスタＱ４の
ドレインは出力端子５３に接続されている。出力端子５
３からは駆動信号Ｓ１が出力される。

第４図は、スイッチ信号発生回路５０に含まれるデコー
ダ５１の構成を示す回路図である。

このデコーダ５１は、Ｎチャネル型ＭＯＳトランジスタ
Ｑ５〜Ｑ１２、キャパシタＣ３，Ｃ４、ＮＡＮＤゲート
Ｇ３．Ｇ４、およびインバータ６５〜Ｇ８を含む。

トランジスタＱ７は入力端子５４と出力端子５５との間
に接続されている。トランジスタＱ８は入力端子５４と
出力端子５６との間に接続されている。また、トランジ
スタＱ９は出力端子５５と接地電位との間に結合されて
いる。トランジスタＱＩＯは出力端子５６と接地電位と
の間に結合されている。さらに、トランジスタＱ１１は
電源電位ＶＣＣと出力端子５５との間に結合されている
。

トランジスタＱ１２は電源電位ＶＣＣと出力端子５６と
の間に結合されている。トランジスタＱ９のゲートには
行アドレス信号ＲＡＳが与えられ、トランジスタＱ８の
ゲートにはトランジスタＱ６を介して行アドレス信号Ｒ
ＡＳが与えられる。トランジスタＱＩＯのゲートには行
アドレス信号ＲＡＳが与えられ、トランジスタＱ７のゲ
ートにはトランジスタＱ５を介して行アドレス信号ＲＡ
Ｓが与えられる。

出力端子５５はインバータＧ７を介してＮＡＮＤゲート
Ｇ３の一方の入力端子に接続されている。

出力端子５６はインバータＧ８を介してＮＡＮＤゲート
Ｇ４の一方の入力端子に接続されている。

ＮＡＮＤゲートＧ３．Ｇ４の他方の入力端子には、第２
図のクロックジェネレータ１１０から入力信号φ２が与
えられる。ＮＡＮＤゲートＧ３の出力端子はインバータ
Ｇ６およびキャパシタＣ４を介してトランジスタＱ８の
ゲートに接続されている。

ＮＡＮＤゲートＧ４の出力端子はインバータＧ５および
キャパシタＣ３を介してトランジスタＱ７のゲートに接
続されている。トランジスタＱ５゜Ｑ６のゲートには電
源電位ＶＣＣが与えられる。

また、トランジスタＱｌｌ、Ｑ１２のゲートには、第２
図のクロックジェネレータ１１０から入力信号φＰが与
えられる。

入力端子５４には、第３図のドライバ５２からの駆動信
号Ｓ１が与えられる。また、出力端子５５からスイッチ
信号ＳＩＬが出力され、出力端子５６からはスイッチ信
号ＳＩＵが出力される。

次に、第５図のタイミングチャートを参照しながら、第
３図のドライバ５２および第４図のデコーダ５１の動作
について説明する。

まず、スタンバイ時には、入力信号φＰはＶ。

。よりも高いレベル、入力信号φ１およびφ２はともに
ｒＬＪレベル、行アドレス信号ＲＡ８およびＲＡ８はと
もにｒＬＪレベルとなっている。それにより、第３図に
おけるトランジスタＱｌ、Ｑ２、Ｑ３は十分にオン状態
となっており、トランジスタＱ４もオン状態となってい
る。そのため、駆動信号Ｓ１はＶＣＣレベルとなる。ま
た、第４図におけるトランジスタＱｌｌおよびＱ１２は
、入力信号φ？により十分にオン状態となっている。

そのため、スイッチ信号ＳＩＬおよびＳＩＵはＶｃｃレ
ベルとなっている。また、行アドレス信号ＲＡ８および
ＲＡ８がともにｒＬＪレベルであるので、トランジスタ
Ｑ７〜Ｑ９はオフ状態となっている。

次に、入力信号φＰがｒＬＪレベルになると、第３図に
おけるトランジスタＱｌ、Ｑ２．Ｑ３がオフ状態になり
、第４図におけるトランジスタＱ１１、Ｑ１２もオフ状
態となる。この場合、駆動信号Ｓ１およびスイッチ信号
ＳＩＬ、ＳＩＵはＶｃｃレベルを維持する。

入力信号φ１がｒＨＪレベルになると、第３図における
トランジスタＱ４のゲート電位は、キャパシタＣ１によ
る容量結合によって、ｖｃｃレベルよりも高いレベルま
でブーストされる。また、トランジスタＱ４のソース電
位も、キャパシタＣ２による容量結合によって、ｖｃｏ
レベルよりも高いレベルまでブーストされる。これによ
り、駆動信号Ｓ１が、トランジスタＱ４を通してＶＣＣ
レベルからＶＣＣレベルよりも高いレベルに立上がる。

一方、行アドレス信号ＲＡ８およびＲＡ８がともにｒＬ
Ｊレベルであるので、第４図におけるトランジスタＱ７
．Ｑ８のゲート電位はそれぞれトランジスタＱ５．Ｑ６
を通して「Ｌ」レベルに保たれている。したがって、駆
動信号Ｓ１が変化しても、スイッチ信号ＳＩＬおよびＳ
ＩＵはともにＶＣＣレベルを維持する。

次に、たとえば、行アドレス信ζＲＡ８がｒＨＪレベル
になり、行アドレス信号ＲＡ８がｒＬＪレベルを維持す
ると、第４図におけるトランジスタＱ８およびＱ９がオ
ン状態になる。これにより、入力端子５４に与えられる
駆動信号Ｓ１が出力端子５６に伝達され、スイッチ信号
ＳＩＵがＶＣＣレベルよりも高いレベルまで立上がる。

ここで、スイッチ信号ＳＩＵのレベルは、駆動信号Ｓ１
のレベルよりもトランジスタＱ８のしきい値電圧■、８
分だけ低いレベルとなる。また、出力端子５５が接地電
位へと放電され、第５図に破線で示されるように、スイ
ッチ信号ＳＩＬが接地レベルへと立下がる。

続いて、入力信号φ２がｒＨＪレベルになると、インバ
ータＧ６の出力がｒＨＪレベルとなる。これにより、キ
ャパシタＣ４による容量結合によって、トランジスタＱ
８のゲート電位がＶＣＣレベルよりも十分に高いレベル
まで立上がる。その結果、スイッチ信号ＳＩＵがトラン
ジスタＱ８を通して駆動信号Ｓ１のレベルまで立上がる
。

入力信号φ１、φ２および行アドレス信号ＲＡ８がｒＬ
Ｊレベルになった後、入力信号φ？がＶＣｅ　レベルよ
りも高いレベルに戻る。これにより、第３図におけるト
ランジスタＱ３および第４図におけるトランジスタＱｌ
ｌ、Ｑ１２がオン状態になり、駆動信号Ｓ１およびスイ
ッチ信号ＳＩＬおよびＳＩＵがＶ。Ｃレベルとなる。以
上で１回のメモリ動作が終了する。

行アドレス信号ＲＡ８がｒＬＪレベルであり、行アドレ
ス信号ＲＡ８がｒＨＪ　レベルである場合には、逆に、
スイッチ信号Ｓ１υが接地レベルとなり、スイッチ信号
ＳＩＬがＶＣＣレベルよりも高いレベルとなる。

次に、第１図および第２図に示されるＤＲＡＭの読出動
作を第６図のタイミングチャートを参照しながら説明す
る。

まず、外部から与えられるロウアドレスストローブ信号
ＲＡＳがｒＬＪレベルに立下がると、クロックジェネレ
ータ１１０からドライバ５２に与えられる入力信号φ１
がｒＨＪレベルに立上がる。

入力信号φ１の立上がりに応答して、ドライバ５２から
出力される駆動信号Ｓ１がＶＣＣレベルよりも高いレベ
ルに立上がる。

行アドレス信号ＲＡＳが「Ｈ」レベルに立上がり、行ア
ドレス信号ＲＡ８がｒＬＪ　レベルのまま変化しない場
合には、デコーダ５１から出力されるスイッチ信号ＳＩ
ＵがＶＣＣよりも高いレベルに立上がり、スイッチ信号
ＳＩＬが、第６図に破線で示されるように接地レベルま
で立下がる。その結果、第８図に示されるスイッチ回路
８０ａ内のトランジスタＱ２７．Ｑ２８がオン状態とな
り、スイッチ回路８０ｂ内のトランジスタＱ２９．Ｑ３
０がオフ状態となる。すなわち、第１図に示されるメモ
リセルアレイブロック１０ａがセンスアンプブロック２
０に接続され、メモリセルアレイブロック１０ｂがセン
スアンプブロック２０から切り離される。

次に、ロウデコーダ３０により選択されるワード線の電
位がｒＨＪレベルに立上がる。たとえば、第６図に示さ
れるように、ワード線ＷＬＯの電位がｒＨＪレベルに立
上がる。これにより、そのワード線ＷＬＯに接続される
メモリセルからそれぞれ対応するビット線に情報が読出
される。

次に、クロックジェネレータ１１０からデコーダ５１に
与えられる人力信号φ２がｒＨＪレベルに立上がると、
デコーダ５１から出力されるスイッチ信号ＳＩＵがさら
に高いレベルに上昇する。

さらに、クロックジェネレータ１１０から出力されるセ
ンスアンプ活性化信号ＳＯおよびＳＯがそれぞれｒＨＪ
レベルおよびｒＬＪレベルに変化すると、第８図に示さ
れるセンスアンプ２１および２２が動作する。これによ
り、各ビット線対上の電位差が増幅される。

その後、コラムデコーダ４１．４２により選択されたビ
ット線対に対応するコラム選択信号ＹがｒＨＪレベルに
立上がる。これにより、選択されたビット線対上の情報
が入出力線対Ｉ１０．Ｉ１０に伝達される。

外部から与えられるロウアドレスストローブ信号ＲＡＳ
がｒＨＪレベルに立上がると、デコーダ５１およびドラ
イバ５２に与えられる入力信号φｒがＶＣＣレベルより
も高いレベルに戻る。これにより、駆動信号Ｓ１が接地
レベルに立下がり、スイッチ信号ＳＩＵおよびＳＩＬが
ＶＣＣレベルに戻る。

なお、上記の場合、第８図におけるメモリセルアレイブ
ロック１０ａのビット線対ＢＬ、ＢＬとセンスノードＮ
ｌ、Ｎ２との間でｒＨＪレベルの電位が十分に伝達され
るように、スイッチ回路８０ａ内のＮチャネル型ＭＯＳ
）ランジスタＱ２７゜０２８のゲートにｖｃｃレベルよ
りも十分に高いレベルの電位を与える必要がある。デコ
ーダ５１に与えられる入力信号φ２は、スイッチ信号Ｓ
ＩＵまたはスイッチ信号ＳＩＬをｖｃｃレベルよりも十
分に高いレベルまで立上げるために用いられる。したが
って、第６図に示すように、入力信号φ２は、高電位側
のビット線電位をＶＣＣレベルまで立上げるＰチャネル
型センスアンプ２２の活性化よりも早いタイミングで立
上がる。すなわち、入力信号φ２は、センスアンプ活性
化信号ＳＯの立下がりよりも早いタイミングで立上がる
。入力信号φ２は、たとえばワード線のトリガ信号に応
答して立上がる。

このように、上記実施例のＤＲＡＭにおいては、第３図
の回路構成を有する１つのドライバ５２と第４図の回路
構成を有する４つのデコーダ５１とが用いられる。ドラ
イバ５２から発生される駆動信号Ｓ１は４つのデコーダ
５１により選択される４つのスイッチ回路に与えられる
。そのため、駆動信号Ｓ１をＶＣＣレベルよりも高いレ
ベルにブーストするためのキャパシタＣ２は、４組のス
イッチ回路を駆動するための容量を有すればよい。

したがって、上記実施例において駆動信号をブーストす
るためのキャパシタに必要な面積は、従来のＤＲＡＭに
おいてスイッチ信号をブーストするためのキャパシタの
面積の合計よりも、かなり小さくなる。第１図のスイッ
チ信号発生回路５０において占有面積の大部分を占める
のは、駆動信号をブーストするためのキャパシタＣ２の
面積である。キャパシタＣ２の面積を小さくできるので
、スイッチ信号発生回路５０の面積は、第７図に示され
る８個のスイッチ信号発生回路６０ａ、６０ｂの合計よ
りも小さくすることが可能になる。

なお、上記実施例においては、４つのデコーダ５１に対
して１つのドライバ５２が共通に用いらているが、それ
に限られず、その組合わせはシェアドセンスアンプの構
成に応じて容易に変えることができる。

［発明の効果］以上のようにこの発明によれば、駆動信号発生手段によ
り発生された駆動信号がデコード手段により選択された
スイッチ手段に与えられるので、駆動信号発生手段を構
成する回路の面積を減少させることができる。したがっ
て、複数のスイッチ手段に駆動信号を与えるための回路
の構成を簡略化することができ、さらにその回路全体の
占有面積を小さくすることが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＤＲＡＭの主要部の
構成を示すブロック図である。第２図は同実施例のＤＲ
ＡＭの全体構成を示すブロック図である。第３図は第１
図のＤＲＡＭに含まれるドライバの構成を示す回路図で
ある。第４図は第１図のＤＲＡＭに含まれるデコーダの
構成を示す回路図である。第５図は第３図に示されるド
ライバおよび第４図に示されるデコーダの動作を説明す
るためのタイミングチャートである。第６図は第１図な
いし第４図に示されるＤＲＡＭの読出動作を説明するた
めのタイミングチャートである。第７図は従来のＤＲＡ
Ｍの主要部の構成を示すブロック図である。第８図は第
１図のＤＲＡＭおよび第７図のＤＲＡＭに含まれるメモ
リセルアレイの主要部の構成を示す回路図である。第９
図は第７図のＤＲＡＭに含まれるスイッチ信号発生回路
の構成を示す回路図である。第１０図は第９図のスイッ
チ信号発生回路の動作を説明するためのタイミングチャ
ートである。第１１図は第９図のスイッチ信号発生回路
において行アドレス信号のレベルとスイッチ信号のレベ
ルとの関係を示す図である。　図において、１０ａ、１
０ｂはメモリセルアレイブロック、２０はセンスアンプ
ブロック、３０はロウデコーダ、４１．４２はコラムデ
コーダ、５０はスイッチ信号発生回路、５１はデコーダ
、５２はドライバ、８０ａ、８０ｂはスイッチ回路であ
る。なお、各図中同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】複数ワード線、前記複数のワード線に交差するように設
けられた複数のビット線、および前記複数のワード線と
前記複数のビット線との交点に設けられた複数のメモリ
セルを含み、かつ前記複数のビット線が複数のビット線
対を構成するメモリセルアレイを備え、前記メモリセルアレイは複数のメモリセルアレイブロッ
クに分割され、前記複数のメモリセルアレイブロックに共通に設けられ
、かつ前記複数のメモリセルアレイブロックの各々に含
まれる前記複数のビット線対上の電位差を増幅するため
のセンスアンプ手段、前記複数のメモリセルアレイブロ
ックと前記センスアンプ手段との間に接続された複数の
スイッチ手段、所定の電位を有する駆動信号を発生する駆動信号発生手
段、および所定の選択信号に応答して、前記駆動信号発生手段から
の前記駆動信号を前記複数のスイッチ手段のいずれかに
与えるデコード手段をさらに備え、前記複数のスイッチ
手段の各々は、前記駆動信号に応答して導通状態となる
、半導体記憶装置。