JPH021565A - 半導体デバイスと集積回路と電源電圧検出構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ 〈産業上の利用分野〉 本発明は概してパワーオンリセット回路に関し、より詳
細に言えば、パワーオンリセット回路に接続されると、
該回路に電源電圧が最初に印加された時だけでなく、電
源電圧レベルが選択値以下に低下した場合にもリセット
信号を発生する電圧検出パワーオンリセット回路を創成
する電源電圧レベル検出回路に関する。

〈従来の技術〉 一般に集積回路はレジスタ、フリップフロップ、ラッチ
またはメモリ要素のような双安定素子を備えている。こ
のような素子を備える回路に電源電圧が印加されると、
これら素子の初期状態即ち回路の初期状態は、電源電圧
の立上り時間及びこれらの素子からなるトランジスタの
閾値電圧により決定される。従って、集積回路には、該
回路に最初に電力が印加された際にこれら様々な素子を
初期化するパワーオンリセット回路を備えるものが多い
。

回路素子の中には、論理要素やフリップフロップのよう
に、リセット信号を受信した後に安定した動作状態に至
るまでに相当の時間を必要とするものがある。このため
、パワーオンリセット回路は回路素子が安定化し得る充
分な時間出力信号を第１レベルに維持し、次に該出力信
号を第１レベルと相補形をなす第２レベルに切り換えて
電力が回路に印加される限り第２レベルを維持する。

第１図は、従来技術のＣＭＯＳパワーオンリセット回路
１００を示している。パワーオンリセット回路１００は
、広範囲の電源電圧立上り時間を有する集積回路と両立
性を有する。パワーオンリセット回路１００は初期設定
バッファ１００−５と遅延回路１００−１と放電回路１
００−２とを備える。初期設定バッファ１００−５は入
力（２次）インバータ１００−３と初期設定回路１００
−４とを備える。

初期設定回路１００−４はＰチャネルエンハンスメント
モードトランジスタＰ２と初期設定インバータ４０．５
０とを備える。インバータ４ｏは非打込み型Ｐチャネル
エンハンスメントモードトランジスタＰＬＴ２とＮチャ
ネルエンハンスメントモードトランジスタＮ５とからな
る。同様に、インバータ５０はＰチャネルエンハンスメ
ントモードトランジスタＰ３とＮチャネルエンハンスメ
ントモードトランジスタＮ６とからなる。

トランジスタＰ２のドレイン１８及びソース３３が正の
電源電圧ｖＣＣに接続され、かつトランジスタＰ２のゲ
ート１９がノードＩＢに接続されている。また、トラン
ジスタＰＬＴ２、Ｎ５のゲート２０．２１がそれぞれノ
ードＩＢに接続されている。トランジスタＰＬＴ２のソ
ース２２及びトランジスタＰ３のソース２８が電源電圧
ｖＣＣに接続され、かつトランジスタＮ５のソース２５
及びトランジスタＮ６のソース３１が接地されている。

また、トランジスタＰＬＴ２、Ｎ５の′ドレイン２３．
２４がそれぞれノードＩＣに接続されている。

トランジスタＰ３、Ｎ６のゲート２６．２７がそれぞれ
ノードＩＣに接続されている。トランジスタＰ３、Ｎ６
のドレイン２９．３０がそれぞれ出力ノードＩＤに接続
されている。

入力（２次）インバータ１００−３は非打込み型Ｐチャ
ネルエンハンスメントモードトランジスタＰＬＴＩとＮ
チャネルエンハンスメントモードトランジスタＮ４とか
らなる。トランジスタＰＬＴ１、Ｎ４のゲート１２．１
３がそれぞれノードＩＡに接続され、かつトランジスタ
ＰＬＴＩ、Ｎ４のドレイン１５．１６がそれぞれノード
ＩＢに接続されている。トランジスタＰＬＴＩのソース
１４が電源電圧ｖＣＣに接続され、かつトランジスタＮ
４のソース１７が接地されている。

遅延回路１００−１はＮチャネルエンハンスメントモー
ドトランジスタＮ１とＰチャネルエンノ＼ンスメントモ
ードトランジスタＰ１とを備える。

トランジスタＮ１のゲート２及びドレイン１が電源電圧
ｖＣＣに接続され、かつトランジスタＮ１のソース３が
トランジスタＰ１のソース４に接続されている。トラン
ジスタＰ１のゲート５が接地され、かつトランジスタＰ
１のドレイン６及びＮチャネルエンハンスメントモード
トランジスタＮ２のゲート７がノードＩＡに接続されて
いるのに対し、トランジスタＮ２のソース８及びドレイ
ン３２は接地されている。

放電回路１００−２は、２個の寄生ダイオードと１個の
ＮチャネルエンハンスメントモードトランジスタＮ３と
を備える。アノードをノードＩＡに接続しかつカソード
を電源電圧ｖＣＣに接続した第１寄生ダイオードＤ１は
、トランジスタＰ１のドレインと基盤との間の寄生ダイ
オードに相当する。アノードを接地しかつカソードをＮ
チャネルトランジスタＮ３のソースに接続した第２寄生
ダイオ、−ドＤ２は、ＮチャネルトランジスタＮ３のソ
ース１０と基盤との間の接合ダイオードに相当する。ト
ランジスタＮ３のドレイン１１は電源電圧ｖＣＣに接続
されている。トランジスタＮ３のゲート９及びソース１
０はノードＩＡに接続されている。

パワーオンリセット回路１００と同様のパワーオンリセ
ット回路の動作が、出願継続中であるジョン・マホニー
（Ｊｏｈｎ　Ｍａｈｏｎｅｙ）によるｒｃＭ。

ＳパワーオンリセットサーキットＪ　　（ＣＭＯ５Ｐｏ
ｗｅｒ−ｏｎ　Ｒｅ５ｅｔ　Ｃ１ｒｃｕｉｔ）と題する
米国特許出願番号箱０６／８４、、９１０号明細書に記
載されている。簡単に言えば、パワーオンリセット信号
は初期設定バッファ１００−５のノードＩＤに於ける出
力信号である。この出力信号は、電源電圧ＶＣＣの大き
さがトランジスタＰ３の閾値電圧のレベル以上に高くな
ると直ぐに第１定数値をとる。

初期設定バッファ１００−５の出力信号は、パワーオン
リセット回路１００を備える集積回路の素子を安定化さ
せるために充分な選択時間中第１定数値を維持する。こ
の選択時間の後に、パワーオンリセット回路がノードＩ
Ｄに於ける出力信号を第２定数値に切り換える。

遅延回路１００−１のトランジスタＮ１、Ｐｌは、トラ
ンジスタＰ３の閾値電圧より高い電圧レベルにあるトラ
ンジスタＮ１、Ｐｌの閾値電圧の絶対値の合計以上に電
源電圧ｖＣＣが上昇するまで電流が流れない。電源電圧
がトランジスタＰ３の閾値電圧からトランジスタＮ１、
Ｐｌをターンオンするために必要なレベルまで上昇する
のに要する時間は、上述した選択時間の一部分を構成す
る。

この選択時間の第２の部分は、トランジスタＮ１、Ｐｌ
によって与えられる抵抗と共にトランジスタＮ２の容量
によって与えられる。また、このＲＣ回路網によってノ
ードＩＡに於ける電圧レベルが選択した時間だけ遅延し
て上昇する。ノードＩＡの電圧がインバータ１００−３
のトリ゛ガポイント以上に上昇すると、インバータ１０
０−３の出力信号が低くなり、それによって初期設定バ
ッファ１００−５の出力信号が第２定数値に切り換えら
れる。

第１図のＣＭＯＳパワーオンリセット回路１００は、ゆ
っくり上昇する電圧電源（ＤＣ掃引）、最大値の半分の
値まで１００ナノセカンド以下で上昇する電源電圧、ま
たは中間の上昇時間を有する電源電圧について使用する
場合に適している。

パワーオンリセット回路１００は、リセット信号が発生
した後、即ち初期設定バッファ１００−５の出力信号が
その第２定数値に変化した後は電源電圧レベルの変化に
反応せず、かつパワーオンリセット回路１００は電源電
圧レベルが接地レベルに低下するまで第２定数値の出力
信号を維持する。

第２定数値の出力信号発生後の電源電圧レベルの変化に
対するパワーオンリセット回路１００の応答が第２図に
示されている。電源電圧レベルＶＣＣが第２図の横座標
に表示され、かつノードＩＡに於ける電圧が縦座標に表
示されている。第２図の破線が電源電圧レベルｖＣＣに
関するインバータ１００−３のトリガポイントの変化を
表わす。ノードＩＡに於ける定常電圧は、例えば＋５ｖ
である定常電源電圧レベルｖＣＣから例えば１ｖである
トランジスタＮ１の閾値電圧ＶＴを引いた値である。従
って、第２図にはノードＩＡに於ける定常電圧が５ｖの
電源電圧ＶＣＣに対して４ｖと表示されている。

電源電圧レベルｖＣＣが減少すると、電源電圧レベルが
ＶＣＣマイナス２ＶＴに低下するまで、トランジスタＮ
２を用いて創成されたコンデンサがトランジスタＮ３に
よって放電を始めないので、第２図に於て上側の実線で
示されるようにノードＩＡに於ける電圧がそのまま一定
である。ここで、パワーオンリセット回路１００の全Ｎ
チャネルエンハンスメントトランジスタの閾値電圧が等
しいと考える。電源電圧レベルがＶＣＣマイナス２ＶＴ
から減少すると、トランジスタＮ３がオン状態となりか
つコンデンサを放電させることにより、ノードＩＡに於
ける電圧が直線的に減少し、かつ電源電圧レベルがＯＶ
に達する時の値ｖＰまで減少し続ける。ノードＩＡに於
ける電圧が直線的に減少している間、ノードＩＤに於け
る出力信号は、ノードＩＡに於ける電圧が第２図に於て
破線で示されるインバータ１００−３のトリガポイント
以上であるので一定である。

電源電圧レベルがＯｖから増加すると、トランジスタＮ
３がオフ状態となり、かつ前記コンデンサは電源電圧が
Ｎチャネルエンハンスメントモードトランジスタの閾値
電圧の２倍に等しくなるまで充電を始めない。しかしな
がら、ここではトランジスタＰ１の閾値電圧の絶対値が
トランジスタＮ３の閾値電圧より小さいと仮定している
。トランジスタＰ１の閾値電圧の絶対値がトランジスタ
Ｎ３の閾値電圧より大きい場合には、電源電圧レベルが
トランジスタＮ１、Ｐｌの閾値電圧の絶対値の合計値に
なるまで前記コンデンサが充電を開始することはない。

ノードＩＡに於ける電圧は増加してインバータ１００−
３のトリガポイントと交差し、かつインバータ１００−
３の出力電圧が低下し、それにより初期設定バッフｙ１
００−５のノードＩＤの出力信号がその第２定数値に切
り換えられる。

第２図に示されるようなパワーオンリセット回路１００
のヒステリシス特性は、パワーオンリセット回路１００
を備える集積回路の素子が電源電圧レベルの小さな変化
のためにパワーオンリセット回路１００によってリセッ
トされないので望ましい。しかしながら、電源電圧ＶＣ
Ｃが３．５〜４Ｖ以下に低下すると、メモリ要素、フリ
ップフロップまたは類似の素子は動作が信頼できなくな
る。

この結果、電源電圧レベルが３．・５〜４Ｖ以下に低下
すると、集積回路の機能が同様に信頼できなくなる。リ
セット信号即ちパワーオンリセット回路１００を備える
集積回路を周知の状態に維持する信号を発生するために
、第１図の回路が要求するようにかつ第２図に示される
ように電源電圧ＶＣＣのレベルを接地電圧までの広い範
囲にとる必要があるということは好ましくない。従って
、集積回路が信頼性をもって機能するレベルに電源電圧
レベルが復帰するような時間までリセット信号が集積回
路を周知の状態に維持するので、電源電圧レベルが０ま
での広い範囲ではなく選択値以下に低下する場合にリセ
ット信号を発生するための手段が望ましい。

第３図に示される従来技術による別のパワーオンリセッ
ト回路１０１は、該回路に電源電圧が最初に印加された
時にリセット信号を発生し、かつ電源電圧が選択値即ち
パワーオンリセット回路１０１内の電解効果トランジス
タの閾値電圧以下に低下した場合にもリセット信号を発
生するラッチ１２０を使用する。第３図に示されるよう
に、パワーオンリセット回路１０１は閾値検出回路１６
０と過渡電源電圧保護回路１８０とラッチ１２０と遅延
回路１４０とを備える。ラッチ１２０は周知の構成を有
する優先クロスカプリング型ラッチであり、ラッチ１２
０からなるＣＭＯＳトランジスタのジオメトリにより常
に好適な状態に於て電力を増加させる。

パワーオンリセット回路１０１は、パワーオンリセット
回路１０１を備える集積回路に電力が最初に印加される
時に出力端子１４１にリセット信号を発生する。またリ
セット信号は、電源電圧レベルが閾値電圧以下に低下す
る度に発生する。

電力が最初にパワーオンリセット回路１０１に印加され
ると、電源電圧レベルがＯｖから５ｖに上昇し、かつ電
源電圧レベルが閾値電圧を超えると、ラッチ１２０が周
知の状態に於て活性化される。ラッチ１２０がオン状態
になると、ラッチ１２０からの出力電圧信号Ｖ１が遅延
回路１４０に伝達される。一定時間の遅れの後に、出力
端子１４１に於ける信号が出力電圧信号ｖ１の関数であ
る周知の第１状態に設定される。出力端子１４１に於け
る信号は、集積回路の遅延回路１４０の他の部分を周知
の電力増加状態に保持する。

パワーオンリセット回路１０１を備える集積回路は、電
源電圧が大体その公称動作値に達するまで動作状態にな
らない。閾値検出回路１６０は、電源電圧が閾値電圧の
２倍以上のレベルに達するとラッチ１２０をリセットす
る。ラッチ１２０の状態が変化した後に、出力端子１４
１に於ける信号が、遅延回路１４０によって決定される
適当な遅れの後に周知の第１状態と相補形をなす周知の
第２状態に変化する。

ラッチ１２０は、電源電圧レベルが閾値電圧以下に低下
しなければパワーオンリセット回路が別のリセットパル
スを発生しないように設計される。

従って、集積回路の適当な動作に全く影響を与えない動
作電圧の小さな変化によってリセットパルスは発生しな
い。電源電圧レベルが短時間だけ閾値電圧以下に低下し
た場合に、ラッチ１２０は好ましい状態で電力を増加さ
せることができる。これは過渡保護回路１８０によって
防止される。過渡保護回路１８０は、電源電圧が閾値電
圧ＶＴ以下に低下する度にラッチ１２０内に蓄積されて
いる電荷を放出する。これによって、ラッチ１２０は短
時間の過渡状態の後で確実に好ましい状態で電力を増加
させる。

第３図のパワーオンリセット回路１０１は、電源電圧の
過渡状態の後に集積回路の素子をリセットするための手
段を提供すると共に、幾つかの好ましくない特徴を有す
る。パワーオンリセット回路１０１は、電源電圧レベル
が閾値電圧に低下するまでリセットパルスを発生しない
。上述したように、電源電圧レベルが通常のＭＯＳトラ
ンジスタの閾値電圧より相当高い３．５〜４ｖの範囲ま
で低下すると、集積回路は信頼性を失うものが大部分で
ある。更に、パワーオンリセット回路１０１の機能は、
第３図に示されるように特別に設計されたラッチ１２０
に依存する。従って、このパワーオンリセット回路を第
１図に示されるようなパワーオンリセット回路に使用す
ることは適当でない。従って、電力が最初に供給された
時及び電源電圧レベルが選択値以下に減少した時の双方
の時点で電源電圧レベルを検出しかつリセット信号を発
生するための、全てのパワーオンリセット回路に組み込
むことができる手段が必要である。

［発明の構成］ 〈課題を解決するための手段及び作用〉本発明によれば
、電源電圧レベルが所定の電圧以下に低下すると、電源
電圧レベル検出回路を備える集積回路の素子を画定した
状態に維持するリセット信号を発生するＣＭＯ８電源電
圧レベル検出回路が提供される。このリセット信号は、
電源電圧レベルが所定電圧を超えると発生させる。

この電圧レベル検出回路は２個のインバータと１個のフ
ィルタ回路とからなる。これらのインバ−夕は異なる電
源電圧レベルで電流が流れ始め、かつ異なるトリガポイ
ント特性を有する。

第１インバータは、Ｐチャネルエンノ１ンスメントモー
ドトランジスタとそれに直列に接続されたＰチャネルプ
ルアップトランジスタとＮチャネルエンハンスメントモ
ードトランジスタとそれに直列に接続されたＮチャネル
プルダウントランジスタとからなる４個のトランジスタ
で構成される。

第１インバータの入力端子と出力端子とが互いに結合さ
れている。第２インバータは、非打込み型Ｐチャネルエ
ンハンスメントモードプルアップトランジスタとＮチャ
ネルプルダウントランジスタとを有するＣＭＯＳインバ
ータで構成される。

第１インバータの電流が流れ始める電源電圧レベルは、
Ｐチャネルエンハンスメントモードトランジスタの閾値
電圧によって決定される。第２インバータの電流が流れ
始める電源電圧レベルは、非打込み型Ｐチャネルエンハ
ンスメントモードプルアップトランジスタの閾値電圧に
よって決定される。非打込み型Ｐチャネルエンハンスメ
ントモードトランジスタの閾値電圧はＰチャネルエンハ
ンスメントモードトランジスタの閾値電圧より大きいの
で、第１インバータの方が第２インバータより先に電流
が流れ始める。

ＣＭＯＳインバータに関するトリガポイントは、インバ
ータにその出力信号レベルを変化させるように、特定の
電源電圧レベルについてインバータの入力端子に印加し
なければならない最小電圧である。第１インバータのト
リガポイント特性は、Ｐチャネルプルアップトランジス
タの幅対長さ比とＮチャネルプルダウントランジスタの
幅対長さ比とによって決定される。これらのトランジス
タは、Ｎチャネルプルダウントランジスタの幅対長さ比
がＰチャネルプルアップトランジスタの幅対長さ比の少
なくとも１００倍大きいように設計される。

第１インバータに於てプルアップトランジスタとプルダ
ウントランジスタとを特別に設計することによって、第
１インバータと第２インバータとのトリガポイントが所
定電圧で交差する。この所定電圧より小さい電源電圧レ
ベルでは、第１インバータのトリガポイントが第２イン
バータのトリガポイントより大きい。所定電圧より大き
い電源電圧レベルでは、第２インバータのトリガポイン
トが第１インバータのトリガポイントより大きい。

従って、第１インバータの出力信号が第２インバータの
入力端子に供給されると、第２インバータからの出力信
号は、電源電圧レベルが所定電圧より大きい場合には第
１レベルに、かつ電源電圧レベルが所定電圧より小さい
場合には第２レベルになる。このようなインバータの独
特な組合せによって電源電圧のレベルを決定するための
手段が提供される。

しかしながら、インバータは電源電圧レベルが瞬間的に
のみ所定電圧レベル以下に降下する場合でさえ状態を変
化させるので、瞬間的な電源電圧の降下によって回路が
リセットされることを防止するために、第２インバータ
の出力端子にフィルタ回路が接続されている。フィルタ
回路は、少なくとも該フィルタ回路によって決定される
時間第２インバータからの出力信号が特定レベルにある
場合にのみ出力信号及びそれによりパワーオンリセット
信号を発生して回路をリセットする。

本発明の電源電圧レベル検出回路は、ＣＭＯＳパワーオ
ンリセット回路に接続されて、電源電圧が最初に回路に
供給された時だけでなく、電源電圧レベルが選択時間よ
り長く選択値以下に降下した場合にもリセット信号を発
生する電圧検出パワーオンリセット回路を創成すること
ができる。第１インバータに於けるトランジスタのジオ
メトリを選択することによって、電源電圧レベルが少な
くとも最小時間好ましくないレベルにまたはそれ以下に
低下する度にリセット信号が発生するように電圧検出パ
ワーオンリセット回路を実行することができる。

〈実施例〉 以下、本発明の好適実施例を添付の図面について詳しく
説明する。

本発明の電源電圧レベル検出回路は、電源電圧レベルが
特定の時間所定電圧ｖＰ以下に低下した場合にリセット
信号を供給する制御回路である。

この電源電圧レベル検出回路は、第４図に示されるよう
に協働して所定電圧ＶＰを画定する２個の回路要素４−
、、４−２で構成される。

回路要素４−１は２個のＰチャネルエンハンスメントモ
ードトランジスタＰ４、Ｐ５と２個のＮチャネルエンハ
ンスメントモードトランジスタＮ７、Ｎ８とで構成され
る。トランジスタＰ４のソースが電源電圧ＶＣＣに接続
され、かつトランジスタＮ８のソースが接地されている
。トランジスタＰ４のドレインがトランジスタＰ５のソ
ースに接続され、かつト・ランジスタＰ５のドレインが
ノード４Ａに接続されている。また、トランジスタＮ７
のドレイン及びトランジスタＰ５、Ｎ７のゲートがノー
ド４Ａに接続されている。トランジスタＮ７のソースが
トランジスタＮ８のドレインに接続されると共に、トラ
ンジスタＮ８のゲートに接続されている。トランジスタ
Ｐ４のゲートが接地されている。回路要素４−１は出力
端子４Ａに結合された入力端子６１を有するインバータ
６０からなる。

回路要素４−１に於て、トランジスタＰ４、Ｎ８の大き
さは、トランジスタＰ４のソースとドレインとの間に於
ける電圧降下が非常に小さく、かつトランジスタＮ８の
ソースとドレインとの間に於ける電圧降下が略閾値電圧
降下であるように選択される。成る実施例ではトランジ
スタＰ４及びトランジスタＮ８が共に、、５μの長さ及
び２００μの幅を有し、それにより幅対長さ比が１３３
である。

トランジスタＮ７の大きさは、トランジスタＰ５の大き
さより非常に大きく、即ちトランジスタＮ７の幅対長さ
比がトランジスタＰ５の幅対長さ比より非常に大きいよ
うに選択される。好適実施例によれば、トランジスタＰ
５の幅が４．５μに対し長さが６０μであり、かつトラ
ンジスタＮ７の幅が１００μで長さが１０μであった。

トランジスタＰ５、Ｎ７の大きさは、回路要素４−１の
ＤＣ電流ドレインを最小にし、かつ以下に説明するよう
にインバータ６０について電源電圧レベルの増加に関し
て緩かに増加するトリガポイントを形成するように選択
される。

回路要素４−２は、非打込み型Ｐチャネルエンハンスメ
ントモードトランジスタＰＬＴ３とＮチャネルエンハン
スメントモードトランジスタＮ９とからなるインバータ
である。トランジスタＰＬＴ３のソースが電源電圧ｖＣ
Ｃに接続され、かつトランジスタＮ９のソースが接地さ
れている。トランジスタＰＬＴ３のドレイン、トランジ
スタＮ９のドレイン、トランジスタＰＬＴのゲート及び
トランジスタＮ９のゲートがノード４Ｂに接続されてい
る。このような構成のため、前記インバータはその入力
端子７１が出力端子４Ｂに結合している。

第４図に於て、両回路要素４−、、４−２は入力端子及
び出力端子が互いに接続されているので、ノード４Ａに
於ける電圧及びノード４Ｂに於ける電圧が上述し、たよ
うにそれぞれ回路要素４−、、４−２のトリガポイント
である。ＣＭＯＳインバータの入力端子が該インバータ
の出力端子に結合していない場合には、互いに結合され
た入力端子及び出力端子により決定されるトリガポイン
トが、出力端子の信号の論理レベルを変化させるように
一定の電源電圧レベルについて入力端子に印加しなけれ
ばならない最小電圧に相当する。一定の電源電圧ｖＣＣ
についてトリガポイント以上の入力信号を前記インバー
タに供給することによって該インバータからの出力信号
が低下するが、一定の電源電圧ｖＣＣについてトリガポ
イントより低い入力信号によって前記インバータからの
出力信号が高くなる。

電源電圧レベルｖＣＣの増加に対する回路要素４−、、
４−２の応答、即ち回路要素４−、、４−２のトリガポ
イントが第５図に示されている。電源電圧レベルＶＣＣ
が横座標に表示され、かつ回路要素４−１のノード４Ａ
に於ける電圧及び回路要素４−２のノード４Ｂに於ける
電圧が縦座標に表示されている。第５図に実線で示され
るように、電源電圧レベルがＯｖから増加すると、回路
要素４−１は、電源電圧レベルがトランジスタＰ４、Ｐ
５の閾値電圧以上に上昇するまで電流が流れない。この
閾値電圧は、上述した大きさのトランジスタＰ４、Ｐ５
に関して約０．９ｖの電源電圧に相当する。

電源電圧ＶＣＣが閾値電圧以上に増加すると、ノード４
Ａに於ける電圧が上昇し、かつ約、、５Ｖで横ばいにな
る。ノード４Ａに於ける電圧上昇はトランジスタＰ５、
Ｎ７の相対的な大きさによって決定される。トランジス
タＰ５、Ｎ７は、電流が流れ始めた後に分圧器として機
能する。トランジスタＰ５の幅対長さ比がトランジスタ
Ｎ７の幅対長さ比より非常に・小さいので、大部分の電
圧降下がトランジスタＰ５を越えて発生する。従って、
電源電圧が増加するとノード４Ａに於ける電圧が最初は
増加し、かつ次に横ばい状態になる。回路要素４−１が
第５図に示されるトリガ電圧特性を確実に有するように
、トランジスタＮ７の幅対長さ比をトランジスタＰ５の
幅対長さ比の少なくとも１００倍に大きくするべきであ
る。

トランジスタＰＬＴ３が非打込み型Ｐチャネルエンハン
スメントモードトランジスタであるので、回路要素４−
２の電流が流れ出す電圧は回路要素４−１の電流が流れ
出す電圧より大きい。非打込み型Ｐチャネルエンハンス
メントモードトランジスタＰＬＴ３は回路要素４−１の
Ｐチャネルトランジスタの閾値電圧より大きい閾値電圧
を有する。

従って、第５図に於て破線で示されるように、回路要素
４−２は、電源電圧が約、、３Ｖに達するまで電流が流
れ出さない。閾値電圧が、、３ｖに達した後に、ノード
４Ｂに於ける出力電圧が電源電圧レベルに関して直線的
に上昇する。第５図に実線で示される回路要素４−１の
トリガポイントと第５図に破線で示される回路要素４−
２のトリガポイントとが、電源電圧ＶＰで交差する。電
圧ｖＰは、回路要素４−１に於けるトランジスタＰ５、
Ｎ７の大きさを適当に選択することによって増加または
減少させることができる。

所定電圧ＶＰより小さい電源電圧レベルに関して、回路
要素４−１のトリガポイントは回路要素４−２のトリガ
ポイントより大きい。逆に、所定電圧ＶＰより大きい電
源電圧レベルに関して、回路要素４−２のトリガポイン
トは回路要素４−１のトリガポイントより大きい。

従って、回路要素４−２の入力端子７１が回路要素４−
２の出力端子ではなく回路要素４−１の出力端子４−Ａ
に接続されている場合に、電源電圧レベルが所定電圧Ｖ
Ｐより小さいとノード４Ａに於ける電圧即ち回路要素４
−１のトリガポイントが回路要素４−２のトリガポイン
トより大きくなり、従って回路要素４−２の出力端子に
於ける電圧が低いレベルになる。しかしながら、電源電
圧レベルが所定電圧ｖＰを超えると、ノード４Ａに於け
る出力信号レベルが回路要素４−２のトリガポイントよ
り小さくなるので回路要素４−２の出力端子に於ける電
圧が高いレベルになる。

本発明による電源電圧レベル検出回路９０は、第６ａ図
に示されるように、この回路要素４−、、４−２のトリ
ガポイント特性を利用している。電源電圧検出回路９０
は回路要素４−ＩＡ、回路要素４−２Ａ、４−２Ｂ及び
フィルタ回路４−３で構成される。回路要素４−ＩＡは
、トランジスタＰ４Ａのゲートが第４図のように接地さ
れずにパワーダウン信号線８５に接続されている点を除
いて、第４図に於ける回路要素４−１と同じである。

回路要素４−ＩＡの出力端子４Ａ’はＮチャネルエンハ
ンスメントモードトランジスタＮ１Ｂのドレインに接続
されている。トランジスタＮ１３はソースが接地され、
かつゲートがパワーダウン信号線８５に接続されている
。

回路要素４−２Ａ、４−２Ｂは第４図のように出力端子
に接続された入力端子を備えていない。

具体的には、回路要素４〜２Ａは、入力端子７１Ａがノ
ード４Ａ’　に接続されかつ出力端子即ちノード４Ｂ’
が回路要素４−２Ｐの入力端子７１Ｂに接続されている
。回路要素４−２Ｂの出力端子はノード４Ｃ’　に接続
されている。回路要素４−２Ｂは、回路要素４−２Ａと
共に使用されて追加の利得を提供する。回路要素４−２
Ａの出力信号が回路要素４−２Ａの入力端子の信号に応
答して完全に論理値１または論理値０とならない場合に
は、回路要素４−２Ｂからの出力信号が回路要素４−２
Ａからの出力信号に応答して完全に正しい論理レベルに
なる。

ノード４Ｃ’は、フィルタ回路４−３の遅延回路８０の
入力リード線の第１端部及びＮＡＮＤゲート８３の第１
入力端子に接続されている。遅延回路８０の入力リード
線の第２端部がインバータ８１の入力端子に接続されて
いる。インバータ８１の出力端子がＮチャネルエンハン
スメントモードトランジスタＮ１４のドレインに接続さ
れ、かつトランジスタＮ１４のソースがＮチャネルエン
ハンスメントモードトランジスタＮ１５のゲ゛−トとイ
ンバータ８２の入力端子とに接続されている。

トランジスタＮ１４のゲートが電源電圧ｖＣＣに接続さ
れている。トランジスタＮ１５はドレイン及びソースが
接地されている。インバータ８２の出力端子が、ＮＡＮ
Ｄゲート８３の第２入力端子とＰチャネルエンハンスメ
ントモードトランジスタＰ７のゲートとに接続されたノ
ード４Ｄ’　に接続されている。トランジスタＰ７のソ
ース及びドレインが電源電圧ＶＣＣに接続されている。

トランジスタＮ１４は抵抗手段として機能するが、トラ
ンジスタＮ１５及びトランジスタＰ７は電圧依存型コン
デンサとして機能する。トランジスタＮ１５、Ｐ７によ
って形成されるコンデンサは、該トランジスタのゲート
に於けるターンオン電圧に関する電圧の絶対量がトラン
ジスタの閾値電圧より小さい場合に、該トランジスタが
ターンオンされず、従って遅延回路８０の容量が完全に
無くなるので、電圧依存型コンデンサと称される。

しかしながら、トランジスタのゲートに於けるターンオ
ン電圧に関する電圧の絶対量が閾値電圧より大きい場合
には、トランジスタがオン状態となりかつコンデンサと
して有効に機能する。それ故に、トランジスタＮ１５、
Ｐ７は、それらの閾値電圧より大きな絶対量を有するゲ
ート電圧についてのみコンデンサとして機能し、従って
電圧依存型コンデンサである。

インバータ８２は、第６ｂ図に示されるように非打込み
型Ｐチャネルエンハンスメントモードトランジスタをプ
ルアップトランジスタＰＬＴ４とて用いて定常電流を防
止する。ＣＭＯＳインバータは、その入力端子に於ける
電圧レベルがＮチャネルプルダウントランジスタの閾値
電圧より大きく、かつ電源電圧ＶＣＣよりＰチャネルプ
ルアップトランジスタの閾値電圧を引いた値より小さい
場合には、この範囲ではプルアップトランジスタ及びプ
ルダウントランジスタ双方を電流が流れるので、定常電
流を有する。それ故に、Ｐチャネルエンハンスメントモ
ードプルアップトランジスタを有する標準的なＣＭＯＳ
インバータについては、該プルアップトランジスタ及び
プルダウントランジスタ双方の閾値電圧を約ＩＶと仮定
すると、前記インバータはＩＶと４ｖとの間の入力信号
レベルに関してＤＣ電流を有する。従って、トランジス
タＮ１４が電圧を１ｖＴ分、即ち本実施例に於てＩＶだ
け低下するので、論理値１が通過すると、トランジスタ
Ｎ１４に接続された入力端子を有すル標準的ＣＭＯＳイ
ンバータがＤＣ電流を有することになる。しかしながら
、非打込み型Ｐチャネルエンハンスメントプルアップト
ランジスタＰＬＴ４の閾値電圧はトランジスタＮ１４の
閾値電圧ＶＴより大きく、かつインバータ８２の入力電
圧レベルは、論理値１がトランジスタＮ１４を通過する
とインバータ８２がＤＣ電流を有する範囲を超える。

通常の動作に於ては、パワーダウン信号線８５が接地さ
れていることにより、トランジスタＰ４Ａが上述したよ
うに回路要素４−１に於けるトランジスタＰ４と同様に
機能し、かつトランジスタＮ１３がオフ状態になる。し
かしながら、電源電圧検出回路９０を備える集積回路が
動作していない場合には、正電圧がパワーダウン信号線
８５に印加される。この正電圧によりトランジスタＰ４
Ａがオフ状態となって回路要素４−ＩＡのＤＣ電流ドレ
インが排除され、かつトランジスタＮ１３がオン状態と
なってインバータ４−２Ａの入力端子７１Ａが論理値０
信号レベルに維持される。更に、上述したように回路要
素４−２ＡがＤＣ電流を有する入力電圧の範囲以下に入
力端子７１Ａの電圧レベルがあるので、パワーダウン信
号線８５に於けるパワーダウン信号によって同様に回路
要素４−２Ａを流れる全てのＤＣ電流が排除される。

第６ａ図の電源電圧レベル検出回路９０の動作は２つの
状況に分割しなければならない。第１の状況に於ては、
電源電圧レベルｖＣＣが所定電圧ＶＰより小さく、かつ
第２の状況に於ては電源電圧レベルｖＣＣが所定電圧Ｖ
Ｐより大きい。電源電圧レベルＶＣＣが所定電圧ｖＰよ
り小さい場合には、回路要素４−ＩＡのトリガポイント
が第５図に示されるように回路要素４−２Ａ、４−２Ｂ
のトリガポイントより太き・い。従って、ノード４Ａ’
　の電圧レベルが高論理信号になる。ノード４Ｂ’の電
圧レベルが低論理信号であり、かつノード４Ｃ′の電圧
レベルが高論理信号である。第２の状況については、電
源電圧レベルＶＣＣが所定電圧ｖＰより大きく、かつ回
路要素４−ＩＡのトリガポイントが回路要素４−２Ａ、
４−２Ｂのトリガポイントより低い。この状況では、ノ
ード４Ａ’の電圧レベルが低論理信号である。ノード４
Ｂ’の電圧が高論理信号であり、かつノード４Ｃ’の電
圧が低論理信号である。従って、ノード４Ｃ’の出力信
号は、電源電圧レベルが所定電圧ｖＰ以上または以下で
あるかに完全に従属する。

回路要素４−ＩＡ、４−２Ａ、４−２Ｂの応答は電源電
圧レベルｖＣＣの変化の持続時間には従属せず、電源電
圧レベルｖＣＣが所定電圧ＶＰより大きいかまたは小さ
いかということにのみ従属する。

以下に説明するように、電源電圧レベルが瞬間的にのみ
減少する場合には、電源電圧検出回路９０を備える集積
回路に於ける素子の動作が短時間の電源電圧レベルの降
下に影響されないので、リセット信号を発生する必要が
ない。しかしながら、電源電圧がフィルタ回路４−３の
遅延回路８０によって導入される遅れｔｄ（一般に約５
０〜１５０ナノセカンド）より長い時間に亘って減少す
る場合には、前記各素子の動作が信頼できないものにな
り、かつ電源電圧が所定電圧ｖＰより大きい値に復帰す
るまで前記各素子を周知の状態に維持するリセット信号
が望まれる。電源電圧レベル検出回路９０に於けるフィ
ルタ回路４−３は、電源電圧レベルが瞬間的に（即ち遅
延時間ｔｄ以下）減少する場合に偽リセット信号を防止
するように設計される。

フィルタ回路４−３に於ては、回路要素４−２Ｂによっ
てノード４Ｃ’に供給される信号が直接ＮＡＮＤゲート
８３の第１入力端子に送られる。

また、ノード４Ｃ’の信号は遅延回路８０の入力リード
線に送られる。電源電圧レベルｖＣＣが所定電圧ｖＰ以
下に減少すると、ノード４Ａ’　に於ける信号が第５図
に示されるように回路要素４−２Ａのトリガポイントよ
り大きいので正方向信号がノード４Ｃ’　に供給され、
かつその結果としてノード４Ｂ’に於ける信号が低レベ
ルに駆動され、それにより次にノード４Ｃ’　に於ける
信号が高レベルに駆動される。この高い信号が、インバ
ータ８１に入力され、トランジスタＮ１４、Ｎ１５から
なるＲＣ回路網に送られる負方向信号を発生する。この
信号を受信すると、第２インバータ８２はトランジスタ
Ｐ７を用いて創成されるコンデンサによって遅延する正
方向信号を発生する。この結果、前記信号は遅延回路８
０の遅延時間ｔｄの後までノード４Ｄ’　に到達しない
。遅延時間ｔｄは一般に５０ナノセカンドより大きいが
１５７ナノセカンドより小さい。

この遅延時間ｔｄの間に電源電圧ｖＣＣが所定電圧ｖＰ
より大きいレベルまで復帰した場合には、高い信号がノ
ード４Ｄ’　に達するとノード４Ｃ’の信号が低くなる
。従って、ＮＡＮＤゲート８３からの出力信号は高いま
まである。しかしながら、電源電圧レベルが遅延回路８
０の遅延時間ｔｄより長い時間に亘って所定電圧ｖＰ以
下である場合には、ＮＡＮＤゲート８３の両入力端子に
於ける信号が高くなり、かつＮＡＮＤゲート８３からの
出力信号が低くなる。電源電圧検出回路９０は、低くな
るＮＡＮＤゲート８３からの出力信号によって決定され
る遅延回路８０の遅延時間ｔｄよりも長い時間に亘って
電源電圧が所定電圧ｖＰ以下に低下した場合にのみ、リ
セットパルスを発生する。

電源電圧レベルＶＣＣが所定電圧７２以上に増加してい
る場合には、ノード４Ａ’　に於ける信号がノード４Ｂ
’　に於ける信号に関して低くなるのでノード４Ｃ’　
に負方向信号即ち低い信号が発生し、かつノード４Ｃ’
の低い信号によってＮＡＮＤゲート８３の出力信号が全
く遅延することなく高くなる。従って、電源電圧レベル
ｖＣＣが所定電圧７２以上に増加している場合には、フ
ィルタ回路４−３によってリセット信号が遅延しない。

第６ａ図に示される遅延回路８０の実施例は、遅延時間
を生じさせる唯一の手段である。第７図に示される別の
実施例に於ては、パストランジスタＮ１４の代わりにト
ランスミッションゲート８６が用いられている。トラン
スミッションゲート８６は、論理値１の信号が該ゲート
８６を通過する際に閾値電圧ＶＴを降下させない。従っ
て、論理値１の信号がトランスミッションゲート８６を
通過する際に、トランスミッションゲート８６からの出
力信号の電圧レベルが上述したように標準的なＣＭＯＳ
インバータがＤＣ電流を有するための最大電圧より高い
ので、非打込み型Ｐチャネルエンハンスメントモードプ
ルアップトランジスタＰＬＴ４を有する第６ｂ図のイン
バータ８２が、第７図に於ける標準的なＣＭＯＳインバ
ータ８４に置き換えられている。

本発明の電源電圧検出回路９０は、パワーオンリセット
回路と組み合わせて電圧検出パワーオンリセット回路を
形成することができる。例えば、第８図は、第１図の従
来技術によるパワーオンリセット回路１００と第６ａ図
の電源電圧検出回路９０とからなる電圧検出パワーオン
リセット回路２００を示している。パワーオンリセット
回路１００の出力端子ＩＤがインバータ２０１の入力端
子に接続され、かつインバータ２０１の出力端子即ちノ
ード４Ｆ’がＮＡＮＤゲート２０２の第１入力端子に接
続されている。電源電圧レベル検出回路９０の出力端子
４Ｅ’がＮＡＮＤゲート２０２の第２入力端子に接続さ
れている。ＮＡＮＤゲート２０２の出力端子が電圧検出
パワーオンリセット回路２００の出力端子ＰＯＲである
。

電源電圧が電圧検出パワーオンリセット回路２００に最
初に印加された後に、電源電圧レベルがＰチャネルエン
ハンスメントモードトランジスタＰ３の閾値電圧に達し
た時、第９図に示されるように時刻ｔ１に於て論理値１
の信号がノードＩＤ及びノード４Ｅ’に発生する。従っ
て、時刻ｔ１にノード４Ｆ’　に於ける信号は低いまま
であり、かつ出力端子ＦＯＲに於ける信号が高くなる。

電源電圧レベルがトランジスタＰ４Ａの閾値電圧に達す
ると、第９図に示されるようにノード４Ａ′に於ける電
圧が増加し始める。電源電圧レベルが増加し続けると、
第９図に示されるように時刻ｔ２　（トランジスタＮ９
Ａが既にオン状態であってノード４Ｂ’に低い信号を発
生している）に於て非打込み型Ｐチャネルエンハンスメ
ントモードトランジスタＰＬＴ３Ｂの閾値電圧に到達し
、ノード４Ｃ’に於ける信号が上昇し始める。遅延回路
８０の遅延時間をｔｄとした場合に、時刻ｔ２＋ｔｄに
於てノード４Ｄ’の出力信号が高（なりかつノード４Ｅ
’の信号を低レベルに駆動する。

しかしながら、ノード４Ｆ’　に於ける信号が既に低い
ので、出力端子ＦＯＲに於ける出力信号はもとの状態に
維持される。

第９図の横座標の時間は一定に比例して表示されている
のではなく、様々なノードに於て信号レベルの変化が明
確になるように表示されている。

従って、第９図は、一般にノード４Ｂ’　に於ける信号
がノード４Ａ’に於ける信号のレベルの変化に応答して
移動する方向を表している。しかしながら、ノード４Ｂ
’　に於ける高レベル信号及び低レベル信号の大きさを
正確に知ることはできないが、ノード４Ｂ’　に於ける
高レベル信号が概してノード４Ｃ’　に於ける高レベル
信号の大きさまで達していないこと、及びノード４Ｄ’
　に於ける低レベル信号がノード４Ｃ’に於ける低レベ
ル信号の大きさまで低下しないことは理解される。実際
に、インバータ４−２Ｂは、）ｉド４Ｂ’　に於ける各
信号の振幅をノード４Ｃ’に於ける最大信号振幅に増幅
する。

第９図のノード４Ｂ’に関する線図は、ノード４Ｂ’に
於ける高レベル信号及び低レベル信号が部分的に破断し
た破線を用いて表示されることによって正確さ鮮明さに
欠けている。ノード４Ｂ’における波形の線図は、様々
な時刻及び一定に比例して表されていないが信号のレベ
ルが変化する時刻に於ける信号の相対的な位置を表示す
るためだけのものである。

時刻ｔ３を過ぎると、電源電圧レベルＶＣＣが所定電圧
ＶＰを超え、かつインバータ４−２Ａのトリガポイント
が回路要素４１Ａのトリガポイントより大きくなる。従
って、第９図に示されるように、回路要素ＩＡからの信
号が時刻ｔ３の後に理論値０信号としてインバータ４−
２Ａに現われ、かつノード４Ｂ’の信号が高くなるよう
にインバータ４−２Ａの状態が変化する。この状態の変
化によってノード４Ｃ’の信号は低くかつノード４Ｅ′
の信号は高く駆動されるが、ノード４Ｆ’の出力信号が
低いままであるので、回路２００からのＮＡＮＤゲート
２０２の出力端子に於ける出力信号はそのままである。

上述したように、パワーオンリセット回路１００は、電
圧感応型パワーオンリセット回路２００を備える集積回
路の素子が安定化し得るように、通常１〜２μｓの単位
で選択された時間に亘ってノード４Ｆ’　に於ける低出
力信号を維持する。時刻ｔ４に於て、パワーオンリセッ
ト回路１００の遅延回路１００−１が、インバータ１０
０−３からの出力信号を低レベルに駆動する電圧レベル
を２次インバータ１００−３の入力端子に発生する。

インバータ１００−３からの低い出力信号によって初期
設定回路１００−４のインバータ４０からの出力信号が
高レベルに駆動され、該出力信号により次に初期設定回
路１００−４のインバータ５０からの出力信号が低レベ
ルに駆動される。この低い信号によってノード４Ｆ’　
に於ける出力信号が高くなる。ノード４Ｆ’の高い信号
が、ノード４Ｅ’の高い信号と協働して出力端子ＦＯＲ
の信号を低レベルに駆動する。

電圧検出パワーオンリセット回路２００のＮＡＮＤゲー
ト２０２の出力端子ＦＯＲに於ける出力信号は、電源電
圧レベルｖＣＣが回路要素４−ＩＡ及びインバータ４−
２Ａ、４−２Ｂのトリガポイントによって画定される所
定電圧ｖＰ以下に降下しない場合には、時刻ｔ４の後も
そのままである。

上述したように、パワーオンリセット回路１００からの
出力信号は、電源電圧レベルが接地レベルとなった場合
にのみ最初のパワーオンサイクルの後に変化する。時刻
ｔ５に於て、第９図に示されるように電源電圧レベルｖ
ＣＣが所定電圧ｖＰ以下に降下する。

電源電圧ｖＣＣが所定電圧ｖＰ以下に降下すると、回路
要素４−ＩＡのノード４Ａ’　に於ける信号が第５図に
示されるようにインバータ４−２Ａ、４−２Ｂのトリガ
ポイントより大きくなる。従って、インバータ４−２Ａ
への入力信号であるノード４Ａ′の信号が、インバータ
４−２Ａへの論理値１として現れ、かつインバータ４−
２Ａがトリガして、時刻ｔ５の後にノード４Ｂ’の低い
信号によってノード４Ｃ’　に論理値１の信号が発生す
る。

このノード４Ｃ’の論理値１の信号は、ｔｄ％遅延回路
８０の遅延時間とした場合に時刻ｔ５＋ｔｄまでノード
４Ｄ’　に到達しない。

電源電圧ＶＣＣが２０ナノセカンドだけ所定電圧ＶＴ以
下に低下すると仮定する。この場合には、時刻ｔ５　＋
２０ナノセカンドの後に、電源電圧レベルＶＣＣが所定
電圧ＶＰより大きい値に復帰する。

従って、時刻ｔ５　＋２０ナノセカンドの後に、インバ
ータ４−２Ａのトリガポイントが回路要素４−ＩＡのト
リガポイントである回路要素４−ＩＡからの出力信号よ
り大きいので、インバータ４−２Ａに入力信号が論理値
０として現れる。従って、インバータ４−２Ａからノー
ド４Ｐ’　への化ツノ信号が高（なり、かつノード４Ｃ
’の信号が時刻ｔ５＋２０ナノセカンドの直後に低くな
る。

遅延回路８０が５０〜１５０ナノセカンドの遅延時間を
有するので、この２０ナノセカンドの間にノード４Ｅ’
の信号が変化しないことに注意すべきである。従って、
遅延時間ｔｄが２０ナノセカンドより大きいので、高い
信号がノード４Ｄ’に到達する時刻ｔ５＋ｔｄ後にノー
ド４Ｃ’の信号が低くなる。それ故に、時刻ｔ５＋ｔｄ
後、電源電圧レベル検出回路９０からのノード４Ｅ’　
に於ける出力信号は高いままであり、かつ第９図に示さ
れるように変化しない。

時刻ｔ６に於て、第９図に示されるように、電源電圧レ
ベルＶＣＣは所定電圧ｖＰまで低下し、かつ時刻ｔ７ま
で該電圧以下のままである。時刻ｔ７は時刻ｔ６　＋ｔ
ｄより大きい。時刻ｔ５に於ける電源電圧ｖＣＣの降下
と共に上述した理由により、電源電圧レベルｖＣＣの減
少によって時刻ｔ６の後に論理値１の信号がノード４Ｃ
’　に、時刻ｔｅ＋ｔｄの後に論理値１の信号がノード
４Ｄ’　に発生する。従って、時刻ｔ６＋ｔｄ後にノー
ド４Ｅ’の信号は論理値０レベルとなる。ノード４Ｅ’
の論理値０の信号は、電圧レベル検出パワーオンリセッ
ト回路２００の出力端子ＦＯＲに論理値１の信号を発生
させる。出力端子ＦＯＲに於ける信号は、電源電圧が所
定電圧ｖＰ以上に増加しかつノード４Ｃ’の信号が論理
値Ｏになる時刻ｔ７の後まで高い状態にある。ノード４
Ｃ’の低い論理信号が、ノード４Ｅ’の信号を高レベル
に駆動し、それにより出力端子ＰＯＲの出力信号が低い
レベルに駆動される。

それ故に、第９図に示されるように、電源電圧がＰチャ
ネルエンハンスメントモードトランジスタの閾値電圧に
達する時刻１１に於て、電圧検出パワーオンリセット回
路２００が最初のリセット信号を発生し、それによりリ
セット回路２００を備える集積回路の素子が周知の状態
に保持される。

電源電圧がその公称動作レベルに到達し、かつ時刻ｔ４
に集積回路の素子が安定化した後に、電圧検出パワーオ
ンリセット回路２００のパワーオンリセット回路１００
の遅延回路１００−１によってノード４Ｆ’の出力信号
が高くなり、電圧検出回路９０からの高い信号と共にリ
セット信号をオフに切り換え、即ち出力端子ＦＯＲの出
力信号を低レベルに駆動する。”このようにして電圧検
出パワーオンリセット回路２００は、電源電圧が該回路
２００に最初に印加されると、通常のパワーオンリセッ
ト回路して動作する。

しかしながら、通常のパワーオンリセット回路と異なり
、電圧検出パワーオンリセット回路２００は、電源電圧
レベルがフィルタ回路８０の遅延時間ｔｄより長い時間
所定電圧ｖＰ以下に低下するとリセット信号を発生させ
る。従って、電源電圧がその公称動作レベルに到達した
後に、電圧検出パワーオンリセット回路２００は、回路
２００を有する集積回路の素子の動作が信頼できなくな
る程度まで電源電圧レベルが低下する度に、前記素子を
周知の状態に保持する信号を発生する。しかし、電圧検
出パワーオンリセット回路２００は、前記素子の動作に
影響を与えない短時間だけ電源電圧レベルが減少する場
合には、そのような信号を発生しない。それ故に、本発
明によれば、電源電圧レベル検出回路を備える集積回路
の素子が信頼性をもって機能しなくなるような電源電圧
レベルである場合にのみリセット信号を発生する手段が
提供される。

本発明の電源電圧レベル検出回路は、別のパワーオンリ
セット回路と共に、上述した問題に類似する問題に関す
るレベル検出パワーオンリセット回路を創成することが
できる。更に、本発明の電源電圧レベル検出回路を様々
な集積回路に用いて一般電圧しベルＶを検出し、かつ電
圧レベルＶが電源電圧レベル検出回路の所定電圧ｖＰよ
り大きい場合に一定の第１信号を発生し、電圧レベルＶ
が所定電圧ｖＰ以下の場合に前記第１信号と相補形をな
す一定の第２信号を発生するようにすることができる。

従来技術と異なり、本発明の電源電圧レベル検出回路は
、レベル検出回路を備える集積回路の動作が信頼性を維
持する限界値以下に電源電圧レベルが降下する度に信号
を発生させる。

以上、本発明を適用した２つの実施例を開示したが、上
述の実施例は本発明の単なる例示であって本発明の技術
的範囲を実施例の範囲に限定するものではない。また、
当業者にとって上述の実施例から本発明を別の実施例に
応用すること及び本発明が他の多くの利点を有すること
は明らかである。

【図面の簡単な説明】

第１図は、ヒステリシスを有する従来技術のパワーオン
リセット回路を示す回路図である。 第２図は、第１図の従来のパワーオンリセット回路のヒ
ステリシス特性を示す線図である。 第３図は、電源電圧レベルが選択値以下に低下するとリ
セット信号を発生する従来のパワーオンリセット回路を
概略的に示す回路図である。 第４図は、本発明による特異な回路要素を示す概略図で
ある。 第５図は、本発明による回路要素のトリガポイント特性
を示す線図である。 第６ａ図は、電源電圧レベル検出回路を概略的に示す回
路図である。 第６ｂ図は、非打込み型Ｐチャネルエンハンスメントモ
ードプルアップトランジスタを有する電源電圧レベル検
出回路のフィルタ回路内のＣＭＯＳインバータを概略的
に示す回路図である。 第７図は、電源電圧レベル検出回路の遅延回路の別の実
施例を示す回路図である。 第８図は、レベル検出パワーオンリセット回路を概略的
に示す回路図である。 第９図は、電源電圧レベルの様々な変化に関するレベル
検出パワーオンリセット回路の応答を示す線図である。 １・・・ドレイン　　　　２・・・ゲート３．４・・・
ソース　　　５・・・ゲート６・・・ドレイン　　　　
７・・・ゲート８・・・ソース　　　　　９・・・ゲー
ト１０・・・ソース　　　　　１１・・・ドレイン１２
．１３・・・ゲート　１４・・・ソース１５．１６・・
・ドレイン１７ソース １８・・・ドレイン　　　１９．２０．２１・・・ゲー
ト２２・・・ソース　　　　　２３．２４・・・ドレイ
ン２５・・・ソース　　　　２６．２７・・・ゲート２
８・・・ソース　　　　２９．３０・・・ドレイン３１
・・・ソース　　　　　３２・・・ドレイン３３・・・
ソース ４０．５０．６０・・・インバータ ６１・・・入力端子　　　７０インバータ７、、７１Ａ
、７１Ｂ・・・入力端子 ８０・・・遅延回路　　　８、、８２・・・インバータ
８３・・・ＮＡＮＤゲート８４・・・ＣＭＯＳインバー
タ８５・・・パワーダウン信号線 ８６・・・トランスミッションゲート ９０・・・電源電圧レベル検出回路 １００・・・ＣＭＯＳパワーオンリセット回路１００−
１・・・遅延回路１００−２・・・放電回路１００−３
・・・入力インバータ １００−４・・・初期設定回路 １００−５・・・初期設定バッファ １０１・・・パワーオンリセット回路 １２０・・・ラッチ　　　１４０・・・遅延回路１４１
・・・出力端子　　１６０・・・閾値検出回路１８０・
・・過渡電源電圧保護回路 ２００・・・電圧検出パワーオンリセット回路２０１・
・・インバータ　２０２・・・ＮＡＮＤゲートｃＣ ＦＩＧ

Claims (1)

1. 【特許請求の範囲】 （１）電源電圧レベル検出回路を有する半導体デバイス
   であって、 電源端子と出力端子とを有し、第１選択値以上に上昇す
   る電源電圧に応答して第１出力信号を供給するための第
   １手段と、 前記第１出力信号を受信し、かつ、第２選択値以上に上
   昇する前記電源電圧に応答して、前記電源電圧が第３選
   択値より大きい場合に前記第１出力信号のレベルより大
   きい第１レベルを有し、かつ前記電源電圧が前記第３選
   択値より小さい場合に前記第１出力信号の前記レベルよ
   り小さい第２レベルを有する第２出力信号を供給するた
   めの第２手段と、 前記第２出力信号を受信し、かつ前記第２出力信号と相
   補形をなす第３出力信号を供給するための第３手段と、 入力端子と出力端子とを有し、かつ前記第３出力信号を
   受信して該第３出力信号が選択時間の間一定である場合
   にのみ第４出力信号を発生するためのフィルタ手段とを
   備えることを特徴とする半導体デバイス。 （２）前記第１手段が、 前記電源端子に接続された第１ドレイン／ソースと、基
   準電圧に接続されたゲートと、第２ドレイン／ソースと
   を有する第１トランジスタと、前記第１トランジスタの
   前記第２ドレイン／ソースに接続された第１ドレイン／
   ソースと、第２ドレイン／ソースと、前記出力端子に接
   続されたゲートとを有する第２トランジスタと、 前記出力端子に接続された第１ドレイン／ソースと、前
   記出力端子に接続されたゲートと、第２ドレイン／ソー
   スとを有する第３トランジスタと、前記第３トランジス
   タの前記第２ドレイン／ソースに接続された第１ドレイ
   ン／ソースと、該第１ドレイン／ソースに接続されたゲ
   ートと、基準電圧に接続された第２ドレイン／ソースと
   を有する第４トランジスタとを備えることを特徴とする
   特許請求の範囲第１項に記載の半導体デバイス。 （３）前記第１トランジスタ及び前記第２トランジスタ
   がＰチャネルエンハンスメントモードトランジスタであ
   り、かつ前記第３トランジスタ及び前記第４トランジス
   タがＮチャネルエンハンスメントモードトランジスタで
   あることを特徴とする特許請求の範囲第２項に記載の半
   導体デバイス。 （４）前記第１選択値が、前記第１及び第２Ｐチャネル
   エンハンスメントモードトランジスタの閾値電圧によっ
   て決定されることを特徴とする特許請求の範囲第３項に
   記載の半導体デバイス。 （５）前記第３選択値が、前記第３トランジスタの幅対
   長さ比と前記第２トランジスタの幅対長さ比との比で決
   定されることを特徴とする特許請求の範囲第３項に記載
   の半導体デバイス。 （６）前記比が１００より大きいことを特徴とする特許
   請求の範囲第５項に記載の半導体デバイス。 （７）前記第１手段をターンオフし、かつ前記第２手段
   に選択した入力信号を供給するための手段を更に備える
   ことを特徴とする特許請求の範囲第１項に記載の半導体
   デバイス。（８）前記第１手段が、 前記電源端子に接続された第１ドレイン／ソースと、第
   １導体に接続されたゲートと、第２ドレイン／ソースと
   を有する第１トランジスタと、前記第１トランジスタの
   前記第２ドレイン／ソースに接続された第１ドレイン／
   ソースと、前記出力端子に接続されたゲートと、第２ド
   レイン／ソースとを有する第２トランジスタと、 前記出力端子に接続された第１ドレイン／ソースと、前
   記出力端子に接続されたゲートと、第２ドレイン／ソー
   スとを有する第３トランジスタと、前記第３トランジス
   タの前記第２ドレイン／ソースに接続された第１ドレイ
   ン／ソースと、該第１ドレイン／ソースに接続されたゲ
   ートと、基準電圧に接続された第２ドレイン／ソースと
   を有する第４トランジスタとを備えることを特徴とする
   特許請求の範囲第７項に記載の半導体デバイス。 （９）前記第１手段をターンオフし、かつ前記第２手段
   に入力信号を供給するための前記手段が、前記第１導体
   と第５トランジスタとからなり、前記第５トランジスタ
   が前記第１手段の前記出力端子に接続された第１ドレイ
   ン／ソースと、前記基準電圧に接続された第２ドレイン
   ／ソースと、前記導体に接続されたゲートとを有し、前
   記第１導体に選択した電圧が印加されると前記第１手段
   の前記第１トランジスタがターンオフされ、かつ前記第
   ５トランジスタがターンオンされることを特徴とする特
   許請求の範囲第８項に記載の半導体デバイス。 （１０）前記第１トランジスタ及び前記第２トランジス
   タがＰチャネルエンハンスメントモードトランジスタで
   あり、かつ前記第３トランジスタ、前記第４トランジス
   タ及び前記第５トランジスタがＮチャネルエンハンスメ
   ントモードトランジスタであることを特徴とする特許請
   求の範囲第９項に記載の半導体デバイス。 （１１）前記第１選択値が、前記第１及び前記第２Ｐチ
   ャネルエンハンスメントモードトランジスタの閾値電圧
   によって決定されることを特徴とする特許請求の範囲第
   １０項に記載の半導体デバイス。 （１２）前記第３選択値が、前記第３トランジスタの幅
   対長さ比と前記第２トランジスタの幅対長さ比との比で
   決定されることを特徴とする特許請求の範囲第１０項に
   記載の半導体デバイス。 （１３）前記比が１００より大きいことを特徴とする特
   許請求の範囲第１２項に記載の半導体デバイス。 （１４）前記第２手段が第１ＣＭＯＳインバータからな
   り、かつ前記第３手段が第２ＣＭＯＳインバータからな
   ると共に、前記各ＣＭＯＳインバータが入力リード線と
   出力リード線とを有し、前記第１ＣＭＯＳインバータの
   前記入力リード線が前記第１出力信号を受信し、前記第
   １ＣＭＯＳインバータの前記出力リード線が前記第２Ｃ
   ＭＯＳインバータの前記入力リード線に結合され、かつ
   前記第３出力信号が前記第２ＣＭＯＳインバータの前記
   出力リード線に供給されることを特徴とする特許請求の
   範囲第１項に記載の半導体デバイス。 （１５）前記各ＣＭＯＳインバータが非打込み型Ｐチャ
   ネルエンハンスメントモードトランジスタとＮチャネル
   エンハンスメントモードトランジスタとからなり、かつ
   前記第２選択値が前記非打込み型Ｐチャネルエンハンス
   メントモードトランジスタの閾値電圧であることを特徴
   とする特許請求の範囲第１４項に記載の半導体デバイス
   。 （１６）前記フィルタ手段が、 該フィルタ手段の前記入力端子に接続された第１端部を
   有する導体と、 前記導体の第２端部に接続された第１入力端子と、第２
   入力端子と、、前記フィルタ手段の前記出力端子である
   出力端子とを有するＮＡＮＤゲートと、 前記フィルタ手段の前記入力端子に接続された入力リー
   ド線と、前記ＮＡＮＤゲートの前記第２入力端子に接続
   された出力リード線とを有し、かつ前記選択時間を時定
   数とする遅延回路とを備えることを特徴とする特許請求
   の範囲第１項に記載の半導体デバイス。 （１７）前記遅延回路が、 該遅延回路の前記入力リード線に接続された入力端子と
   、出力端子とを有する第３ＣＭＯＳインバータと、 前記第３ＣＭＯＳインバータの前記出力端子に接続され
   た第１リード線と、第２リード線とを有する抵抗手段と
   、 前記抵抗手段の前記第２リード線に接続された第１板と
   、基準電圧に接続された第２板とを有する第１容量手段
   と、 前記第１容量手段の前記第１板に接続された入力端子と
   、出力端子とを有する第４ＣＭＯＳインバータと、 前記電源電圧に接続された第１板と、前記第４ＣＭＯＳ
   インバータの前記出力端子及び前記遅延回路の前記出力
   リード線に接続された第２板とを有する第２容量手段と
   を備えることを特徴とする特許請求の範囲第１６項に記
   載の半導体デバイス。 （１８）前記第３ＣＭＯＳインバータがＰチャネルエン
   ハンスメントモードトランジスタとＮチャネルエンハン
   スメントモードトランジスタとからなり、 前記第４ＣＭＯＳインバータが非打込み型Ｐチャネルエ
   ンハンスメントモードトランジスタとＮチャネルエンハ
   ンスメントモードトランジスタとからなり、かつ 前記抵抗手段が、該抵抗手段の前記第１リード線に接続
   された第１ドレイン／ソースと、前記抵抗手段の前記第
   ２リード線に接続された第２ドレイン／ソースと、前記
   電源電圧に接続されたゲートとを有するＮチャネルエン
   ハンスメントモードトランジスタとからなることを特徴
   とする特許請求の範囲第１７項に記載の半導体デバイス
   。 （１９）前記第３ＣＭＯＳインバータ及び前記第４ＣＭ
   ＯＳインバータがそれぞれＰチャネルエンハンスメント
   モードトランジスタ及びＮチャネルエンハンスメントモ
   ードトランジスタからなり、かつ前記抵抗手段が、該抵
   抗手段の前記第１リード線に接続された入力端子と前記
   抵抗手段の前記第２リード線に接続された出力端子とを
   有するトラスミッションゲートからなることを特徴とす
   る特許請求の範囲第１７項に記載の半導体デバイス。 （２０）出力端子を有するレベル検出パワーオンリセッ
   ト回路と、出力端子を有する電源電圧レベル検出回路と
   を備える集積回路であって、 前記レベル検出パワーオンリセット回路が、電源端子と
   出力端子とを有し、かつ第１選択値以上に上昇する電源
   電圧に応答して前記出力端子に第１定電圧信号を供給し
   、前記第１定電圧信号が供給された後の第１選択時間に
   前記第１定電圧信号と相補形をなす第２定電圧信号を供
   給するパワーオンリセット回路を備え、 前記電源電圧レベル検出回路が、 電源端子と出力端子とを有し、第２選択値以上に上昇す
   ると電源電圧に応答して第２出力信号を供給するための
   第１手段と、 前記第２出力信号を受信し、かつ、第３選択値以上に上
   昇する前記出力電圧に応答して、前記出力電圧が第４選
   択値より大きい場合に前記第２出力信号のレベルより大
   きい第１レベルを有し、かつ前記電源電圧が前記第４選
   択値より小さい場合に前記第２出力信号の前記レベルよ
   り低い第２レベルを有する第３出力信号を供給するため
   の第２手段と、 前記第３出力信号を受信し、かつ前記第３出力信号と相
   補形をなす第４出力信号を供給する第３手段と、 入力端子と出力端子とを有し、前記第４出力信号を受信
   して該第４出力信号が選択時間に一定である場合にのみ
   第５出力信号を発生するためのフィルタ手段と、 前記パワーオンリセット回路の前記出力端子に接続され
   た第１入力端子と、前記電源電圧レベル検出回路の前記
   出力端子に接続された第２入力端子と、前記レベル検出
   パワーオンリセット回路の前記出力端子である出力端子
   とを有するＮＡＮＤゲートとを備えることを特徴とする
   集積回路。 （２１）前記第１手段が、 前記電源端子に接続された第１ドレイン／ソースと、基
   準電圧に接続されたゲートと、第２ドレイン／ソースと
   を有する第１トランジスタと、前記第１トランジスタの
   前記第２ドレイン／ソースに接続された第１ドレイン／
   ソースと、第２ドレイン／ソースと、前記出力端子に接
   続されたゲートとを有する第２トランジスタと、 前記出力端子に接続された第１ドレイン／ソースと、前
   記出力端子に接続されたゲートと、第２ドレイン／ソー
   スとを有する第３トランジスタと、前記第３トランジス
   タの前記第２ドレイン／ソースに接続された第１ドレイ
   ン／ソースと、該第１ドレイン／ソースに接続されたゲ
   ートと、基準電圧に接続された第２ドレイン／ソースと
   を有する第４トランジスタとを備えることを特徴とする
   特許請求の範囲第２０項に記載の集積回路。 （２２）前記第１トランジスタ及び前記第２トランジス
   タがＰチャネルエンハンスメントモードトランジスタで
   あり、かつ前記第３トランジスタ及び前記第４トランジ
   スタがＮチャネルエンハンスメントモードトランジスタ
   であることを特徴とする特許請求の範囲第２１項に記載
   の集積回路。 （２３）前記第２選択値が、前記第１及び前記第２Ｐチ
   ャネルエンハンスメントモードトランジスタの閾値電圧
   によって決定されることを特徴とする特許請求の範囲第
   ２２項に記載の集積回路。 （２４）前記第４選択値が、前記第３トランジスタの幅
   対長さ比と前記第２トランジスタの幅対長さ比との比で
   決定されることを特徴とする特許請求の範囲第２２項に
   記載の集積回路。 （２５）前記比が１００より大きいことを特徴とする特
   許請求の範囲第２４項に記載の集積回路。 （２６）前記第１手段をターンオフし、かつ前記第２手
   段に入力信号を供給するための手段を更に備えることを
   特徴とする特許請求の範囲第２０項に記載の集積回路。 （２７）前記第１手段が、 前記電源端子に接続された第１ドレイン／ソースと、第
   １導体に接続されたゲートと、第２ドレイン／ソースと
   を有する第１トランジスタと、前記第１トランジスタの
   前記第２ドレイン／ソースに接続された第１ドレイン／
   ソースと、前記出力端子に接続されたゲートと、第２ド
   レイン／ソースとを有する第２トランジスタと、 前記出力端子に接続された第１ドレイン／ソースと、前
   記出力端子に接続されたゲートと、第２ドレイン／ソー
   スとを有する第３トランジスタと、前記第３トランジス
   タの前記第２ドレイン／ソースに接続された第１ドレイ
   ン／ソースと、該第１ドレイン／ソースに接続されたゲ
   ートと、基準電圧に接続された第２ドレイン／ソースと
   を有する第４トランジスタとを備えることを特徴とする
   特許請求の範囲第２６項に記載の集積回路。 （２８）前記第１手段をターンオフし、かつ前記第２手
   段に入力信号を供給するための前記手段が、前記第１導
   体と第５トランジスタとからなり、前記第５トランジス
   タが前記第１逆相手段の前記出力端子に接続された第１
   ドレイン／ソースと、前記基準電圧に接続された第２ド
   レイン／ソースと、前記第１導体に接続されたゲートと
   を有し、前記第１導体に選択した電圧が印加されると前
   記第１手段の前記第１トランジスタがターンオフされ、
   かつ前記第５トランジスタがターンオンされることを特
   徴とする特許請求の範囲第２７項に記載の集積回路。 （２９）前記第１トランジスタ及び前記第２トランジス
   タがＰチャネルエンハンスメントモードトランジスタで
   あり、かつ前記第３トランジスタ、前記第４トランジス
   タ及び前記第５トランジスタがＮチャネルエンハンスメ
   ントモードトランジスタであることを特徴とする特許請
   求の範囲第２８項に記載の集積回路。 （３０）前記第２選択値が前記第１及び第２Ｐチャネル
   エンハンスメントモードトランジスタの閾値電圧により
   決定されることを特徴とする特許請求の範囲第２９項に
   記載の集積回路。 （３１）前記第４選択値が、前記第３トランジスタの幅
   対長さ比と前記第２トランジスタの幅対長さ比との比に
   よって決定されることを特徴とする特許請求の範囲第２
   ９項に記載の集積回路。 （３２）前記比が１００より大きいことを特徴とする特
   許請求の範囲第３１項に記載の集積回路。 （３３）前記第２手段が第１ＣＭＯＳインバータからな
   り、かつ前記第３手段が第２ＣＭＯＳインバータからな
   ると共に、前記各ＣＭＯＳインバータが入力リード線と
   出力リード線とを有し、前記第１ＣＭＯＳインバータの
   前記入力リード線が前記第２出力信号を受信し、前記第
   １ＣＭＯＳインバータの前記出力リード線が前記第２Ｃ
   ＭＯＳインバータの前記入力リード線に結合され、かつ
   前記第４出力信号が前記第２ＣＭＯＳインバータの前記
   出力リード線に供給されることを特徴とする特許請求の
   範囲第２０項に記載の集積回路。（３４）前記各ＣＭＯ
   Ｓインバータが非打込み型Ｐチャネルエンハンスメント
   モードトランジスタとＮチャネルエンハンスメントモー
   ドトランジスタとからなり、かつ前記第２選択値が前記
   非打込み型Ｐチャネルエンハンスメントモードトランジ
   スタの閾値電圧であることを特徴とする特許請求の範囲
   第３３項に記載の集積回路。 （３５）前記フィルタ手段が、 該フィルタ手段の前記入力端子に接続された第１端部を
   有する導体と、 前記導体の第２端部に接続された第１入力端子と、第２
   入力端子と、前記フィルタ手段の前記出力端子である出
   力端子とを有するＮＡＮＤゲートと、 前記フィルタ手段の前記入力端子に接続された入力リー
   ド線と、前記ＮＡＮＤゲートの前記第２入力端子に接続
   された出力リード線とを有し、かつ前記第２選択時間を
   時定数とする遅延回路とを備えることを特徴とする特許
   請求の範囲第２０項に記載の集積回路。 （３６）前記遅延回路が、 該遅延回路の前記入力リード線に接続された入力端子と
   、出力端子とを有する第３ＣＭＯＳインバータと、 前記第３ＣＭＯＳインバータの前記出力端子に接続され
   た第１リード線と、第２リード線とを有する抵抗手段と
   、 前記抵抗手段の前記第２リード線に接続された第１板と
   、基準電圧に接続された第２板とを有する第１容量手段
   と、 前記第１容量手段の前記第１板に接続された入力端子と
   、出力端子とを有する第４ＣＭＯＳインバータと、 前記電源電圧に接続された第１板と、前記第４ＣＭＯＳ
   インバータの前記出力端子及び前記遅延回路の前記出力
   リード線に接続された第２板とを有する第２容量手段と
   を備えることを特徴とする特許請求の範囲第３５項に記
   載の集積回路。 （３７）前記第３ＣＭＯＳインバータがＰチャネルエン
   ハンスメントモードトランジスタとＮチャネルエンハン
   スメントモードトランジスタとからなり、 前記第４ＣＭＯＳインバータが非打込み型Ｐチャネルエ
   ンハンスメントモードトランジスタとＮチャネルエンハ
   ンスメントモードトランジスタとからなり、かつ 前記抵抗手段が、該抵抗手段の前記第１リード線に接続
   された第１ドレイン／ソースと、前記抵抗手段の前記第
   ２リード線に接続された第２ドレイン／ソースと、前記
   電源電圧に接続されたゲートとを有するＮチャネルエン
   ハンスメントモードトランジスタとからなることを特徴
   とする特許請求の範囲第３６項に記載の集積回路。 （３８）前記第３ＣＭＯＳインバータ及び前記第４ＣＭ
   ＯＳインバータがそれぞれＰチャネルエンハンスメント
   モードトランジスタ及びＮチャネルエンハンスメントモ
   ードトランジスタからなり、かつ前記抵抗手段が、該抵
   抗手段の前記第１リード線に接続された入力端子と前記
   抵抗手段の前記第２リード線に接続された出力端子とを
   有するトラスミッションゲートからなることを特徴とす
   る特許請求の範囲第３６項に記載の集積回路。 （３９）電源電圧が回路に印加される時を検出し、かつ
   、選択した持続時間の信号を供給してそれに応答する選
   択値に前記回路の素子の状態を設定するための手段と、 前記電源電圧が選択時間を越える時間に亘って選択値以
   下に降下した時を検出し、かつリセット信号を発生して
   それに応答する選択値に前記回路の前記各素子の状態を
   リセットするための手段とからなることを特徴とする電
   源電圧検出構造。