JPH0458555A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
- Publication number
- JPH0458555A JPH0458555A JP2171212A JP17121290A JPH0458555A JP H0458555 A JPH0458555 A JP H0458555A JP 2171212 A JP2171212 A JP 2171212A JP 17121290 A JP17121290 A JP 17121290A JP H0458555 A JPH0458555 A JP H0458555A
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- JP
- Japan
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- power
- gate
- transistor
- reset circuit
- reset
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
Landscapes
- Electronic Switches (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はパワーオンリセット回路に関する。
（従来の技術）
第４図は、従来のパワーオンリセット回路の回路図であ
る。
る。
同図に示すように、電源電圧ＶＤＤ−ＧＮＤ（接地）間
にはｐチャネルＭＯＳトランジスタ１００とコンデンサ
１０２とが直列に接続されており、トランジスタ１００
〜コンデンサ１０２間のノードＡにはシュミットトリガ
１０４の入力が接続され、シュミットトリガ１０４の出
力はパワーオンリセット回路の出力端ＯＵＴに接続され
ている。
にはｐチャネルＭＯＳトランジスタ１００とコンデンサ
１０２とが直列に接続されており、トランジスタ１００
〜コンデンサ１０２間のノードＡにはシュミットトリガ
１０４の入力が接続され、シュミットトリガ１０４の出
力はパワーオンリセット回路の出力端ＯＵＴに接続され
ている。
その動作は、電源電圧ＶＤＤが投入された後、トランジ
スタ１００にドレイン電流ＩＤＳが流れてコンデンサ１
０２が充電される。これによりノードＡの電位が上昇す
る。そして、ノードＡの電位がシュミットトリガ１０４
のしきい値を超えるとシュミットトリガ１０４が動作し
、反転信号Ｓ（リセット解除信号）を出力する。
スタ１００にドレイン電流ＩＤＳが流れてコンデンサ１
０２が充電される。これによりノードＡの電位が上昇す
る。そして、ノードＡの電位がシュミットトリガ１０４
のしきい値を超えるとシュミットトリガ１０４が動作し
、反転信号Ｓ（リセット解除信号）を出力する。
尚、コンデンサ１０２は、電源電圧投入後、反転信号Ｓ
の出力を一定時間遅らせるために組み込まれているもの
である。コンデンサ１０２にはデプレッション型トラン
ジスタか用いられており、その容量は固定されている。
の出力を一定時間遅らせるために組み込まれているもの
である。コンデンサ１０２にはデプレッション型トラン
ジスタか用いられており、その容量は固定されている。
このため、例えば電源電圧ＶＤＤが変動すると、これに
伴ってコンデンサ１０２の充電時間が変化する。このた
めにノードＡの電位がシュミットトリガ１０４のしきい
値に達するまでの時間が変化し、コンデンサ１０２によ
って設定されるべき所定のリセット時間に影響を与える
。
伴ってコンデンサ１０２の充電時間が変化する。このた
めにノードＡの電位がシュミットトリガ１０４のしきい
値に達するまでの時間が変化し、コンデンサ１０２によ
って設定されるべき所定のリセット時間に影響を与える
。
例えば、電源電圧ＶＤＤが低下した時、トランジスタ１
００のドレイン電流ＩＤＳは小さくなり、コンデンサ１
０２の充電時間が長くなってノードＡの電位上昇が遅く
なる。このため、シュミットトリガ１０４からの反転信
号Ｓの出力か遅れる。時には、所定のリセット時間か２
倍近く増加することもある。
００のドレイン電流ＩＤＳは小さくなり、コンデンサ１
０２の充電時間が長くなってノードＡの電位上昇が遅く
なる。このため、シュミットトリガ１０４からの反転信
号Ｓの出力か遅れる。時には、所定のリセット時間か２
倍近く増加することもある。
（発明が解決しようとする課題）
以上説明したように従来のパワーオンリセット回路では
、その反転信号の出力を所定時間遅らせるために組み込
まれているコンデンサの容量値が固定であり、電源電圧
が変動するとその変動に伴って充電時間も変化するとい
った問題かあった。
、その反転信号の出力を所定時間遅らせるために組み込
まれているコンデンサの容量値が固定であり、電源電圧
が変動するとその変動に伴って充電時間も変化するとい
った問題かあった。
このためにパワーオンリセットのリセット時間が電源電
圧の変動と共に変化し、動作速度が不安定となっていた
。
圧の変動と共に変化し、動作速度が不安定となっていた
。
この発明は上記のような点に鑑みて為されたもので、そ
の目的は、電源電圧が変動しても、常に略一定なリセッ
ト時間が保持され、安定した動作速度が得られるパワー
オンリセット回路を提供することにある。
の目的は、電源電圧が変動しても、常に略一定なリセッ
ト時間が保持され、安定した動作速度が得られるパワー
オンリセット回路を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明のパワーオンリセット回路は、電源電圧投入後
、所定信号を発生し、前記所定信号の発生を一定時間遅
延させるための遅延手段を具備するパワーオンリセット
回路において、前記遅延手段にエンハンスメント型トラ
ンジスタのゲート容量を用いたことを特徴とする。
、所定信号を発生し、前記所定信号の発生を一定時間遅
延させるための遅延手段を具備するパワーオンリセット
回路において、前記遅延手段にエンハンスメント型トラ
ンジスタのゲート容量を用いたことを特徴とする。
又、ゲートを、第１の電源に負荷を介して接続し、ソー
ス、ドレイン、バックゲートをそれぞれ第２の電源に接
続するエンハンスメント型トランジスタと、前記負荷と
前記ゲートとの接続点に一端を接続し、他端を出力端に
接続する信号生成回路と、を具備することを特徴とする
。
ス、ドレイン、バックゲートをそれぞれ第２の電源に接
続するエンハンスメント型トランジスタと、前記負荷と
前記ゲートとの接続点に一端を接続し、他端を出力端に
接続する信号生成回路と、を具備することを特徴とする
。
さらに、前記負荷は、ソースを前記第１の電源に接続し
、ドレインを前記接続点に接続し、ゲートを前記第２の
電源に接続し、バックゲートを前記第１の電源に接続す
るトランジスタから成ることを特徴とする。
、ドレインを前記接続点に接続し、ゲートを前記第２の
電源に接続し、バックゲートを前記第１の電源に接続す
るトランジスタから成ることを特徴とする。
（作用）
上記のようなパワーオンリセット回路にあっては、電源
電圧投入後、所定信号を発生し、前記所定信号の発生を
一定時間遅延させるための遅延手段に、エンハンスメン
ト型トランジスタのゲート容量を用いることにより、電
源電圧の変動に応じて前記遅延手段の容量が変化するよ
うになる。
電圧投入後、所定信号を発生し、前記所定信号の発生を
一定時間遅延させるための遅延手段に、エンハンスメン
ト型トランジスタのゲート容量を用いることにより、電
源電圧の変動に応じて前記遅延手段の容量が変化するよ
うになる。
例えば電源電圧が低下すると、この低下に応じて容量も
減少するようになり、電源電圧低下による充電時間の延
長がなくなる。
減少するようになり、電源電圧低下による充電時間の延
長がなくなる。
（実施例）
以下、図面を参照しこの発明を一実施例により説明する
。
。
第１図は、この発明の実施例に係わるパワーオンリセッ
ト回路の回路図である。
ト回路の回路図である。
同図に示すように、電源電圧ＶＤＤにはｐチャネルＭＯ
Ｓトランジスタ１０（負荷として機能する）のソース及
びバックゲートが接続され、ｐチャネルトランジスタｌ
Ｏのドレインはエンハンスメント型のｎチャネルＭＯ３
）ランジスタ１２のゲートに接続されている。ｎチャネ
ルＭＯＳ）ランジスタ１２のソース、ドレイン及びバッ
クゲートは、共にＧＮＤ （接地）に接続され、又、ｐ
チャネルトランジスタ１０のゲートもＧＮＤに接続され
ている。
Ｓトランジスタ１０（負荷として機能する）のソース及
びバックゲートが接続され、ｐチャネルトランジスタｌ
Ｏのドレインはエンハンスメント型のｎチャネルＭＯ３
）ランジスタ１２のゲートに接続されている。ｎチャネ
ルＭＯＳ）ランジスタ１２のソース、ドレイン及びバッ
クゲートは、共にＧＮＤ （接地）に接続され、又、ｐ
チャネルトランジスタ１０のゲートもＧＮＤに接続され
ている。
ｐチャネルトランジスタ１０のドレイン−ｎチャネルト
ランジスタ１２のゲート間のノードＡにはシュミットト
リガ１４の入力が接続され、シュミットトリガ１４の出
力はパワーオンリセット回路の出力端０１ＪＴに接続さ
れている。
ランジスタ１２のゲート間のノードＡにはシュミットト
リガ１４の入力が接続され、シュミットトリガ１４の出
力はパワーオンリセット回路の出力端０１ＪＴに接続さ
れている。
その動作は、電源電圧ＶＤＤが投入された後、ｐチャネ
ルトランジスタ１０にドレイン電流ＩＤＳが流れ、ｎチ
ャネルトランジスタ１２のゲートに供給される。これに
より、ｎチャネルトランジスタ１２のゲート容量に電荷
がチャージされる。これによリノードＡの電位が上昇す
る。そして、ノードＡの電位がシュミットトリガ１４の
しきい値を超えるとシュミットトリガ１４が動作し、反
転信号Ｓ（リセット解除信号）が出力される。
ルトランジスタ１０にドレイン電流ＩＤＳが流れ、ｎチ
ャネルトランジスタ１２のゲートに供給される。これに
より、ｎチャネルトランジスタ１２のゲート容量に電荷
がチャージされる。これによリノードＡの電位が上昇す
る。そして、ノードＡの電位がシュミットトリガ１４の
しきい値を超えるとシュミットトリガ１４が動作し、反
転信号Ｓ（リセット解除信号）が出力される。
この種のパワーオンリセット回路は、例えば電源を投入
した時にシステムリセットがかかる回路に使用される。
した時にシステムリセットがかかる回路に使用される。
そして、例えばスタンダードセル方式の半導体集積回路
に組み込まれる。
に組み込まれる。
次に、第２図及び第３図を参照し、エンノ１ンスメント
型ｎチャネルトランジスタ１２のゲート容量について説
明する。
型ｎチャネルトランジスタ１２のゲート容量について説
明する。
第２図は、エンハンスメント型ｎチャネルＭＯ３）ラン
ジスタにおけるゲート容量を説明するための図、第３図
は、ゲートルソース間電圧とゲート容量との関係を示す
図である。
ジスタにおけるゲート容量を説明するための図、第３図
は、ゲートルソース間電圧とゲート容量との関係を示す
図である。
ＭＯＳ）ランジスタの基本構成は、第２図に示すように
、ｐ型半導体領域２０内にｎ型半導体領域２２Ａ及び２
２Ｂ（ソース、ドレイン）がそれぞれ離間して形成され
、これらの間のｐ型半導体領域（チャネル領域）上にゲ
ート絶縁膜２４を介してゲート２６が形成される。
、ｐ型半導体領域２０内にｎ型半導体領域２２Ａ及び２
２Ｂ（ソース、ドレイン）がそれぞれ離間して形成され
、これらの間のｐ型半導体領域（チャネル領域）上にゲ
ート絶縁膜２４を介してゲート２６が形成される。
このようなＭＯＳトランジスタのゲート２Ｂに所定の電
位Ｖ。が印加されると、チャネル領域の部分に空乏層２
８が広がる。尚、同図は、反転層形成以前の状態を示し
ている。空乏層２８には電荷（キャリア）が存在せず絶
縁物とみることができ、ＭＯＳ）ランジスタのゲート容
量は、空乏層容量Ｃ１とゲート絶縁膜２４の自体のゲー
ト絶縁膜容量ＣＯＸとの合成とみることができる。
位Ｖ。が印加されると、チャネル領域の部分に空乏層２
８が広がる。尚、同図は、反転層形成以前の状態を示し
ている。空乏層２８には電荷（キャリア）が存在せず絶
縁物とみることができ、ＭＯＳ）ランジスタのゲート容
量は、空乏層容量Ｃ１とゲート絶縁膜２４の自体のゲー
ト絶縁膜容量ＣＯＸとの合成とみることができる。
空乏層２８は、ゲートに印加される電位■Ｇの大小に応
してその大きさが変化する。さらに電位ＶＣか増加し、
その値がトランジスタのしきい値Ｖ１ｈになると、空乏
層の中に反転層が形成される。
してその大きさが変化する。さらに電位ＶＣか増加し、
その値がトランジスタのしきい値Ｖ１ｈになると、空乏
層の中に反転層が形成される。
即ち、空乏層容量Ｃ４は電位Ｖ。に応じて変化する。
この様子を第３図に示す。
同図に示すように、ゲート容量Ｃ８ｘ＋Ｃ１はゲートル
ソース間電圧ＶＣＳがしきい値ｖ１１．になるまで減少
する。これは、ゲート絶縁膜容量Ｃ８Ｘが固定されてい
るにもかかわらず、空乏層容量Ｃ４が減少するためであ
る。
ソース間電圧ＶＣＳがしきい値ｖ１１．になるまで減少
する。これは、ゲート絶縁膜容量Ｃ８Ｘが固定されてい
るにもかかわらず、空乏層容量Ｃ４が減少するためであ
る。
ゲートルソース間電圧■。５がしきい値■１．を超える
と、空乏層のなかに反転層が形成され、容ｊＩ ＣＪが
増加に転じる。この状態を第２図を参照しつつ説明する
と、反転層がソース２２Ａ及びドレイン２２Ｂの双方か
ら徐々に伸び、空乏層２８を徐々に減少させる。双方か
ら伸びた反転層か互いに接触すると、これ以上、容量増
加がほとんど起こらなくなり安定領域となる。
と、空乏層のなかに反転層が形成され、容ｊＩ ＣＪが
増加に転じる。この状態を第２図を参照しつつ説明する
と、反転層がソース２２Ａ及びドレイン２２Ｂの双方か
ら徐々に伸び、空乏層２８を徐々に減少させる。双方か
ら伸びた反転層か互いに接触すると、これ以上、容量増
加がほとんど起こらなくなり安定領域となる。
上記構成のパワーオンリセット回路によれば、その反転
信号の出力を所定時間遅らせるために組み込まれる容量
を、エンハンスメント型のＭＯＳトランジスタのゲート
容量とすることにより、電源電圧の変動に応じてその容
量値を可変とできる。
信号の出力を所定時間遅らせるために組み込まれる容量
を、エンハンスメント型のＭＯＳトランジスタのゲート
容量とすることにより、電源電圧の変動に応じてその容
量値を可変とできる。
特に電源電圧が低い時、容量を小さくできるため、電源
電圧が低下した時に充電時間を短くでき、常に略一定な
リセット時間を得ることができる。従って、電源電圧が
変動しても、安定した動作速度が得られるパワーオンリ
セット回路を実現できる。
電圧が低下した時に充電時間を短くでき、常に略一定な
リセット時間を得ることができる。従って、電源電圧が
変動しても、安定した動作速度が得られるパワーオンリ
セット回路を実現できる。
又、上記パワーオンリセット回路では、エンハンスメン
ト型ＭＯ８）ランジスタ自体が容量として用いられるた
め、半導体基板上に形成する際、その他の回路を構成す
るエンハンスメント型ＭＯＳトランジスタと同一のもの
を利用することが可能である。これにより、この発明に
係わるパワーオンリセット回路を半導体基板上に形成す
るために、新たな工程を付加する必要はない。即ち、こ
の発明に係わるパワーオンリセットは、現在、主流であ
るエンハンスメント型ＭＯ５）ランジスタで構成される
回路に最適なものである。
ト型ＭＯ８）ランジスタ自体が容量として用いられるた
め、半導体基板上に形成する際、その他の回路を構成す
るエンハンスメント型ＭＯＳトランジスタと同一のもの
を利用することが可能である。これにより、この発明に
係わるパワーオンリセット回路を半導体基板上に形成す
るために、新たな工程を付加する必要はない。即ち、こ
の発明に係わるパワーオンリセットは、現在、主流であ
るエンハンスメント型ＭＯ５）ランジスタで構成される
回路に最適なものである。
尚、上記実施例では、ノードＡの電位に応じて反転信号
を出力する信号生成回路にシュミットトリガ１４を用い
たが、これに限られることはなく、例えばバッファ等そ
の他の信号生成回路を接続し、パワーオンリセット回路
を構成しても良い。
を出力する信号生成回路にシュミットトリガ１４を用い
たが、これに限られることはなく、例えばバッファ等そ
の他の信号生成回路を接続し、パワーオンリセット回路
を構成しても良い。
又、ノードＡと電源ＶＤＤとの間に直列接続されたｐチ
ャネル型ＭＯＳトランジスタ１０についても、これに限
られることはなく、例えば抵抗等を接続し、これを負荷
と構成しても良い。
ャネル型ＭＯＳトランジスタ１０についても、これに限
られることはなく、例えば抵抗等を接続し、これを負荷
と構成しても良い。
［発明の効果コ
以上説明したようにこの発明によれば、電源電圧が変動
しても、常に略一定なリセット時間を保持でき、安定し
た動作速度が得られるパワーオンリセット回路を提供で
きる。
しても、常に略一定なリセット時間を保持でき、安定し
た動作速度が得られるパワーオンリセット回路を提供で
きる。
第１図はこの発明の一実施例に係わるパワーオンリセッ
ト回路の回路図、第２図はエンハンスメント型ｎチャネ
ルＭＯＳトランジスタにおけるゲート容量を説明するた
めの図、第３図はゲートルソース間電圧とゲート容量と
の関係を示す図、第４図は従来のパワーオンリセット回
路の回路図である。 １０・・・ｐチャネルＭＯＳトランジスタ、１２・・・
エンハンスメント型ｎチャネルＭＯ５）ランジスタ、１
４・・・ シ ュ ミ ッ ト ト リ ガ 。 出願人代理人 弁理士 鈴江武彦 Ｇ 第１図 ゲートルソース間電圧ＶＧＳ ［Ｖ］ 第３図 第２図
ト回路の回路図、第２図はエンハンスメント型ｎチャネ
ルＭＯＳトランジスタにおけるゲート容量を説明するた
めの図、第３図はゲートルソース間電圧とゲート容量と
の関係を示す図、第４図は従来のパワーオンリセット回
路の回路図である。 １０・・・ｐチャネルＭＯＳトランジスタ、１２・・・
エンハンスメント型ｎチャネルＭＯ５）ランジスタ、１
４・・・ シ ュ ミ ッ ト ト リ ガ 。 出願人代理人 弁理士 鈴江武彦 Ｇ 第１図 ゲートルソース間電圧ＶＧＳ ［Ｖ］ 第３図 第２図
Claims (3)
- （１）電源電圧投入後、所定信号を発生し、前記所定信
号の発生を一定時間遅延させるための遅延手段を具備す
るパワーオンリセット回路において、 前記遅延手段にエンハンスメント型トランジスタのゲー
ト容量を用いたことを特徴とするパワーオンリセット回
路。 - （２）ゲートを、第１の電源に負荷を介して接続し、ソ
ース、ドレイン、バックゲートをそれぞれ第２の電源に
接続するエンハンスメント型トランジスタと、 前記負荷と前記ゲートとの接続点に一端を接続し、他端
を出力端に接続する信号生成回路と、を具備することを
特徴とするパワーオンリセット回路。 - （３）前記負荷は、ソースを前記第１の電源に接続し、
ドレインを前記接続点に接続し、ゲートを前記第２の電
源に接続し、バックゲートを前記第１の電源に接続する
トランジスタから成ることを特徴とする請求項（２）記
載のパワーオンリセッット回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171212A JPH0458555A (ja) | 1990-06-28 | 1990-06-28 | パワーオンリセット回路 |
| KR1019910010794A KR920001841A (ko) | 1990-06-28 | 1991-06-27 | 파워 온 리셋트 회로 |
| EP19910110651 EP0464667A3 (en) | 1990-06-28 | 1991-06-27 | Power-on-clear signal generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171212A JPH0458555A (ja) | 1990-06-28 | 1990-06-28 | パワーオンリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0458555A true JPH0458555A (ja) | 1992-02-25 |
Family
ID=15919117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2171212A Pending JPH0458555A (ja) | 1990-06-28 | 1990-06-28 | パワーオンリセット回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0464667A3 (ja) |
| JP (1) | JPH0458555A (ja) |
| KR (1) | KR920001841A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5999039A (en) * | 1996-09-30 | 1999-12-07 | Advanced Micro Devices, Inc. | Active power supply filter |
| KR100471072B1 (ko) | 2002-07-20 | 2005-03-10 | 삼성전자주식회사 | 제빵기 |
| CN120601877B (zh) * | 2025-08-11 | 2025-11-04 | 合肥市山海半导体技术有限公司 | 一种唤醒器电路及电子设备 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4717840A (en) * | 1986-03-14 | 1988-01-05 | Western Digital Corporation | Voltage level sensing power-up reset circuit |
| US4902910A (en) * | 1987-11-17 | 1990-02-20 | Xilinx, Inc. | Power supply voltage level sensing circuit |
-
1990
- 1990-06-28 JP JP2171212A patent/JPH0458555A/ja active Pending
-
1991
- 1991-06-27 KR KR1019910010794A patent/KR920001841A/ko not_active Ceased
- 1991-06-27 EP EP19910110651 patent/EP0464667A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| KR920001841A (ko) | 1992-01-30 |
| EP0464667A2 (en) | 1992-01-08 |
| EP0464667A3 (en) | 1992-04-22 |
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