JPH0215710A - メタステーブル検出回路 - Google Patents
メタステーブル検出回路Info
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- JPH0215710A JPH0215710A JP63165093A JP16509388A JPH0215710A JP H0215710 A JPH0215710 A JP H0215710A JP 63165093 A JP63165093 A JP 63165093A JP 16509388 A JP16509388 A JP 16509388A JP H0215710 A JPH0215710 A JP H0215710A
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- input
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- potential
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
フリップフロップのセットアツプ時間とホールド時間が
満足されない場合におけるその出力のメタステーブル状
態を検出するメタステーブル検出回路に関し、 メタステーブル検出回路の単一電源での動作を実現し、
ＣＭＯ３−ＬＳＩ内等への組み込みを容易にすることを
目的とし 各々１つの入力端子が被試験信号に接続され各々他の入
力端子の数を変化させることにより、前記被試験信号の
電位がメタステーブル状態となる場合の上側閾値及び下
側閾値の近傍を各々境界として各出力論理が変化するよ
うに設定がなされた第１及び第２の多入力ゲート回路と
、該第１及び第２の多入力ゲート回路の各出力論理を判
定して前記メタステーブル状態を検出する判定回路とを
有するように構成する。
満足されない場合におけるその出力のメタステーブル状
態を検出するメタステーブル検出回路に関し、 メタステーブル検出回路の単一電源での動作を実現し、
ＣＭＯ３−ＬＳＩ内等への組み込みを容易にすることを
目的とし 各々１つの入力端子が被試験信号に接続され各々他の入
力端子の数を変化させることにより、前記被試験信号の
電位がメタステーブル状態となる場合の上側閾値及び下
側閾値の近傍を各々境界として各出力論理が変化するよ
うに設定がなされた第１及び第２の多入力ゲート回路と
、該第１及び第２の多入力ゲート回路の各出力論理を判
定して前記メタステーブル状態を検出する判定回路とを
有するように構成する。
本発明は、フリップフロップのセットアツプ時間とホー
ルド時間が満足されない場合におけるその出力のメタス
テーブル状態を検出するメタステーブル検出回路に関す
る。
ルド時間が満足されない場合におけるその出力のメタス
テーブル状態を検出するメタステーブル検出回路に関す
る。
第５図（ａｌに示すような例えばＤタイプのフリップフ
ロップ１ （ＦＦＩ、以下同じ）において、入力端子
りに入力する入力ＤＡＴ八を、クロック端子ＣＫに入力
するクロックＣＬＫに同期させて取り込むにあたり、第
５図ｆｂｌに示すように、入力信号ＤＡＴＡの入力タイ
ミングがＦＦＩのセントアップ時間ｔｓｕとホールド時
間ｔｈｏＬｄを満足しない状態となった場合に、ＦＦＩ
の出力端子Ｑからの出力ＯＵＴが論理「Ｏ」 （例えば
電位的にＯボルト）でも論理「１」 （例えば電位的に
３ボルト）でもない論理的に不確定な状態（例えば電位
的に０．８ボルト以上２ボルト以下の状態）になる。
ロップ１ （ＦＦＩ、以下同じ）において、入力端子
りに入力する入力ＤＡＴ八を、クロック端子ＣＫに入力
するクロックＣＬＫに同期させて取り込むにあたり、第
５図ｆｂｌに示すように、入力信号ＤＡＴＡの入力タイ
ミングがＦＦＩのセントアップ時間ｔｓｕとホールド時
間ｔｈｏＬｄを満足しない状態となった場合に、ＦＦＩ
の出力端子Ｑからの出力ＯＵＴが論理「Ｏ」 （例えば
電位的にＯボルト）でも論理「１」 （例えば電位的に
３ボルト）でもない論理的に不確定な状態（例えば電位
的に０．８ボルト以上２ボルト以下の状態）になる。
上記のような状態はメタステーブル状態と呼ばれ、ＦＦ
Ｉの伝搬遅延時間の最大値を越えてしまうため、後段の
回路が誤動作を起こす可能性がある。従って、このよう
なメタステーブル状態を検出する回路を用意しておき、
メタステーブル状態が検出されるようなタイミングで入
力ＤＡＴＡが入力されないように動作させる必要がある
。
Ｉの伝搬遅延時間の最大値を越えてしまうため、後段の
回路が誤動作を起こす可能性がある。従って、このよう
なメタステーブル状態を検出する回路を用意しておき、
メタステーブル状態が検出されるようなタイミングで入
力ＤＡＴＡが入力されないように動作させる必要がある
。
第６図に従来のメタステーブル検出回路の構成を示し、
また、第７図にその動作タイミングチャート図を示す。
また、第７図にその動作タイミングチャート図を示す。
第６図において、まず、メタステーブル状態を検出しよ
うとするフリップフロップをＦＦＩとする。
うとするフリップフロップをＦＦＩとする。
そして、バッファ９を介してＦＦＩの入力端子りに入力
する入力ＤＡＴＡは、バッファ１０を介してクロック端
子ＧＫに入力するクロックＣＬＫ＃１に従って、第７図
に示すようにその立ち上がりタイミングｔ１に同期して
ＦＦＩに取り込まれる。そして、上記タイミングｔｌが
ＦＦＩのセットアツプ時間ｔｓｕとホールド時間乞い。
する入力ＤＡＴＡは、バッファ１０を介してクロック端
子ＧＫに入力するクロックＣＬＫ＃１に従って、第７図
に示すようにその立ち上がりタイミングｔ１に同期して
ＦＦＩに取り込まれる。そして、上記タイミングｔｌが
ＦＦＩのセットアツプ時間ｔｓｕとホールド時間乞い。
Ｌｄを満足しない場合（第５図（ｂ）参照）、ＦＦＩの
正論理出力端子Ｑからの出力ＯＵＴは、第７図に示すよ
うにｔ２〜ｔ４の間でメタステーブル状態となる。
正論理出力端子Ｑからの出力ＯＵＴは、第７図に示すよ
うにｔ２〜ｔ４の間でメタステーブル状態となる。
出力ＯＵＴは、コンパレータ２及び３に入力する。コン
パレータ２には、電源電圧Ｖｃｃのほかに参照電圧Ｖｌ
が入力している。ここで、システム全体の論理「１」の
電位を３ボルト、論理「０」の電位をＯボルトとすれば
、コンパレータ２では例えば電源電圧Ｖｃｃによって定
まる閾値電圧１．４ボルトと参照電圧Ｖ Ｉ ＝０．６
ボルトとが加算され、２．０ボルトの閾値電圧が設定さ
れる。一方、コンパレータ３では例えば電源電圧Ｖｃｃ
によって定まる閾値電圧１．４ボルトと参照電圧Ｖ ２
＝−０，６ボルトとが加算され、０．８ボルトの閾値
電圧が設定される。
パレータ２には、電源電圧Ｖｃｃのほかに参照電圧Ｖｌ
が入力している。ここで、システム全体の論理「１」の
電位を３ボルト、論理「０」の電位をＯボルトとすれば
、コンパレータ２では例えば電源電圧Ｖｃｃによって定
まる閾値電圧１．４ボルトと参照電圧Ｖ Ｉ ＝０．６
ボルトとが加算され、２．０ボルトの閾値電圧が設定さ
れる。一方、コンパレータ３では例えば電源電圧Ｖｃｃ
によって定まる閾値電圧１．４ボルトと参照電圧Ｖ ２
＝−０，６ボルトとが加算され、０．８ボルトの閾値
電圧が設定される。
これにより、第・７図に示す出力ＯＵＴが、例えばｔ２
以前のように論理「１」が確定している場合（電位的に
は３ボルト）には、コンパレータ２及び３においては出
力ＯＵＴが各閾値電圧２．０ボルト及び０．８ボルトを
共に上回るため、それらの各出力Ｃ＃１及びＣ＃２は同
じ論理ｒｌＪとなる。
以前のように論理「１」が確定している場合（電位的に
は３ボルト）には、コンパレータ２及び３においては出
力ＯＵＴが各閾値電圧２．０ボルト及び０．８ボルトを
共に上回るため、それらの各出力Ｃ＃１及びＣ＃２は同
じ論理ｒｌＪとなる。
同様に出力ＯＵＴが、例えばｔ４以後のように論理ｒＯ
Ｊが確定している場合（電位的にはＯボルト）には、コ
ンパレータ２及び３においては出力ＯＵＴが各閾値電圧
２．０ボルト及び０．８ボルトを共に下回るため、これ
らの各出力Ｃ＃１及びＣ＃２は同じ論理「０」となる。
Ｊが確定している場合（電位的にはＯボルト）には、コ
ンパレータ２及び３においては出力ＯＵＴが各閾値電圧
２．０ボルト及び０．８ボルトを共に下回るため、これ
らの各出力Ｃ＃１及びＣ＃２は同じ論理「０」となる。
しかし、第７図のむ２〜ｔ４の間でメタステプル状態と
なり、出力ＯＵＴの電位が０．８ボルト以上２．０ボル
ト以下となる場合には、コンパレータ２１こおいては出
力０ＬＪＴが閾値電圧２．０ポル１−を下回るため出力
Ｃ＃１は論理「０」となり、コンパレータ３においては
出力ＯＵＴが閾値電圧０゜８ボルトを上回るため出力Ｃ
＃２は論理「０」となって、第７図に示すように各出力
Ｃ＃１とＣ＃２の論理が逆になる。
なり、出力ＯＵＴの電位が０．８ボルト以上２．０ボル
ト以下となる場合には、コンパレータ２１こおいては出
力０ＬＪＴが閾値電圧２．０ポル１−を下回るため出力
Ｃ＃１は論理「０」となり、コンパレータ３においては
出力ＯＵＴが閾値電圧０゜８ボルトを上回るため出力Ｃ
＃２は論理「０」となって、第７図に示すように各出力
Ｃ＃１とＣ＃２の論理が逆になる。
上記メタステーブル状態におけるＣ＃１とＣ＃２は２
クロックＨの立ち上がりタイミング（入力ＤＡＴＡのＦ
ＦＩへのセットタイミング）から所定時間Δｔだけ位相
がずれたタイミングＬ３に立ち上がるクロックＣＬＫ＃
２ （バッファ１３を介して人力する）がＦＦ４及び
５の各クロック端子ＣＫに入力することにより、上記タ
イミングＬ３において各入力端子りから各ＦＦ４及び５
に取り込まれる。
クロックＨの立ち上がりタイミング（入力ＤＡＴＡのＦ
ＦＩへのセットタイミング）から所定時間Δｔだけ位相
がずれたタイミングＬ３に立ち上がるクロックＣＬＫ＃
２ （バッファ１３を介して人力する）がＦＦ４及び
５の各クロック端子ＣＫに入力することにより、上記タ
イミングＬ３において各入力端子りから各ＦＦ４及び５
に取り込まれる。
これにより、ｔ３以後に排他論理和回路６ （ＥＯＲ
６，以下同し）の出力が、第７図に示すように論理「０
」から論理「１」に立ち上がる。
６，以下同し）の出力が、第７図に示すように論理「０
」から論理「１」に立ち上がる。
続いて、上記ＥＯＲ６の出力はＦＦ７の入力端子りに入
力する。ＦＦ７は、始めはリセット端子Ｒに入力するク
リア信号ＣＬによってクリアされており、負論理出力端
子間の出力は論理「１」となっているため、バッファ１
１を介した検出出力ＤＥＴは論理「１」となり、同時に
バッファ１２を介してアンド回路８ （ＡＮＤ８．以
下同じ）がオンとなって、へソファ１４を介して入力す
るクロックＣＬＫ＃３がＦＦ７のクロック端子ＣＫに入
力可能となっている。
力する。ＦＦ７は、始めはリセット端子Ｒに入力するク
リア信号ＣＬによってクリアされており、負論理出力端
子間の出力は論理「１」となっているため、バッファ１
１を介した検出出力ＤＥＴは論理「１」となり、同時に
バッファ１２を介してアンド回路８ （ＡＮＤ８．以
下同じ）がオンとなって、へソファ１４を介して入力す
るクロックＣＬＫ＃３がＦＦ７のクロック端子ＣＫに入
力可能となっている。
従って、前記ｔ３において論理「１」となったＥＯＲ６
の出力は、クロックＣＬＫ＃３が立ち上がるタイミング
ｔ５でＦＦ７に取り込まれ、これにより第７図に示すよ
うに、負論理出力端子間の出力が論理「０」に変化し、
バッファ１１を介した検出出力ＤＥＴは論理「０」とな
る。
の出力は、クロックＣＬＫ＃３が立ち上がるタイミング
ｔ５でＦＦ７に取り込まれ、これにより第７図に示すよ
うに、負論理出力端子間の出力が論理「０」に変化し、
バッファ１１を介した検出出力ＤＥＴは論理「０」とな
る。
以上の動作により、論理「０」の検出出力ＤＥＴとして
ＦＦＩの出力ＯＵＴのメタステーブル状態を検出するこ
とができる。この検出出力ＤＥＴは、特には図示しない
表示回路（ＬＥＤ）等によってメタステーブル状態検出
の表示が行われる。
ＦＦＩの出力ＯＵＴのメタステーブル状態を検出するこ
とができる。この検出出力ＤＥＴは、特には図示しない
表示回路（ＬＥＤ）等によってメタステーブル状態検出
の表示が行われる。
なお、ＦＦ７の負論理出力端子間の出力が論理「０」と
なると、バッファ１２を介してＡＮＤ ８がオフとなる
ためクロックＣＬＫ＃３が入力されなくなる。従って、
それ以後出力ＯＵＴのメタステーブル状態が解消され、
ＥＯＲ６の出力が論理「１」となってもＦ Ｆ７の状態
は変化せず、ユーザーがクリア信号ＣＬを入力するまで
検出出力は論理「０」を維持する。
なると、バッファ１２を介してＡＮＤ ８がオフとなる
ためクロックＣＬＫ＃３が入力されなくなる。従って、
それ以後出力ＯＵＴのメタステーブル状態が解消され、
ＥＯＲ６の出力が論理「１」となってもＦ Ｆ７の状態
は変化せず、ユーザーがクリア信号ＣＬを入力するまで
検出出力は論理「０」を維持する。
上記に示したようなメタステーブル状態の検出を行おう
とするフリップフロップ回路は、近年ではＬＳＩ等の集
積回路内に多用されており、論理的に深い部分で用いら
れるため、その出力を出力ピンから直接には外部に取り
出せないことが多い。
とするフリップフロップ回路は、近年ではＬＳＩ等の集
積回路内に多用されており、論理的に深い部分で用いら
れるため、その出力を出力ピンから直接には外部に取り
出せないことが多い。
従って、第６図に示したメタステーブル検出回路を集積
回路内部に構成してしまうことが考えられる。
回路内部に構成してしまうことが考えられる。
しかし、第６図のような構成においては、コンパレータ
２及び３を動作させるために、電源電圧Ｖｃｃのほかに
、２つの参照電圧Ｖｌ及び■２が必要であり、近年非常
に多くの種類が出回っている単一電源で動作するＣＭＯ
３−ＬＳ Ｉ内に構成するのは困難であるという問題点
を有していた。
２及び３を動作させるために、電源電圧Ｖｃｃのほかに
、２つの参照電圧Ｖｌ及び■２が必要であり、近年非常
に多くの種類が出回っている単一電源で動作するＣＭＯ
３−ＬＳ Ｉ内に構成するのは困難であるという問題点
を有していた。
本発明は、メタステーブル検出回路の単一電源での動作
を実現し、ＣＭＯ３−ＬＳ Ｉ内等への組み込みを容易
にすることを目的とする。
を実現し、ＣＭＯ３−ＬＳ Ｉ内等への組み込みを容易
にすることを目的とする。
第１図は２本発明のブロック図である。
被試験信号１５は、メタステーブル状態を発生しうる特
には図示しない例えばフリ・７プフロツプ回路の出力で
ある。
には図示しない例えばフリ・７プフロツプ回路の出力で
ある。
第１の多入力ゲート回路１８は、その１つの入力端子１
６＃１に被試験信号１５が入力し、他の入力端子１６＃
２から１６＃ｍの数を変化させるこにより、被試験信号
１５がメタステーブル状態となる場合の上側閾値を境界
として、その出力論理が変化するように設定がなされて
いる。同回路１８は、例えば１つの入力端子が被試験信
号１５に接続され、他の入力端子は前記上側閾値以上の
電位にされ、被試験信号１５の電位が前記上側閾値以上
の場合に論理「０」、前記上側閾値以下の場合に論理「
１」を出力するＣＭＯＳナンドゲート素子によって構成
される。
６＃１に被試験信号１５が入力し、他の入力端子１６＃
２から１６＃ｍの数を変化させるこにより、被試験信号
１５がメタステーブル状態となる場合の上側閾値を境界
として、その出力論理が変化するように設定がなされて
いる。同回路１８は、例えば１つの入力端子が被試験信
号１５に接続され、他の入力端子は前記上側閾値以上の
電位にされ、被試験信号１５の電位が前記上側閾値以上
の場合に論理「０」、前記上側閾値以下の場合に論理「
１」を出力するＣＭＯＳナンドゲート素子によって構成
される。
第２の多入力ゲート回路１９は、その１つの入力端子１
７＃１に被試験・信号１５が人力し、他の入力端子１７
＃２から１７＃ｎの数を変化させることにより、被試験
信号１５がメタステーブル状態きなる場合の下側閾値を
境界として、その出力論理が変化するように設定がなさ
れている。同回路１９は、例えば１つの入力端子が被試
験信号１５に接続され、他の入力端子は前記下側閾値以
下の電位にされ、被試験信号１５の電位が前記下側の閾
値以上の場合に論理「Ｏ」、前記下側閾値以下の場合に
論理「１」を出力するＣＭＯＳオアゲート素子によって
構成される。
７＃１に被試験・信号１５が人力し、他の入力端子１７
＃２から１７＃ｎの数を変化させることにより、被試験
信号１５がメタステーブル状態きなる場合の下側閾値を
境界として、その出力論理が変化するように設定がなさ
れている。同回路１９は、例えば１つの入力端子が被試
験信号１５に接続され、他の入力端子は前記下側閾値以
下の電位にされ、被試験信号１５の電位が前記下側の閾
値以上の場合に論理「Ｏ」、前記下側閾値以下の場合に
論理「１」を出力するＣＭＯＳオアゲート素子によって
構成される。
次に、判定回路２０は前記第１及び第２の多大カゲート
回路１８．１９の各出力論理を判定して前記メタステー
ブル状態を検出する。同回路２０は例えば前記第１及び
第２の多入力ゲート回路１８．１９の各出力を入力する
排他論理和素子と、該素子の出力をラッチするフリップ
フロップ回路等によって構成される。
回路１８．１９の各出力論理を判定して前記メタステー
ブル状態を検出する。同回路２０は例えば前記第１及び
第２の多入力ゲート回路１８．１９の各出力を入力する
排他論理和素子と、該素子の出力をラッチするフリップ
フロップ回路等によって構成される。
上記構成において１．被試験信号１５がメタステーブル
状態の場合、該信号１５は前記下側閾値より高く前記上
側閾値より低い電位となっている。
状態の場合、該信号１５は前記下側閾値より高く前記上
側閾値より低い電位となっている。
従って、被試験信号１５がメタステーブル状態では、第
１の多入力ゲート回路１８が例えば前記ＣＭＯＳナンド
ゲート素子で、また、第２の多入力ゲート回路１９が例
えば前記ＣＭＯＳオアゲート素子の場合、これらは、各
々異なった論理ｒｌＪ及び論理「０」を出力する。
１の多入力ゲート回路１８が例えば前記ＣＭＯＳナンド
ゲート素子で、また、第２の多入力ゲート回路１９が例
えば前記ＣＭＯＳオアゲート素子の場合、これらは、各
々異なった論理ｒｌＪ及び論理「０」を出力する。
続いて、上記出力状態は判定回路２０によって検出され
、これにより被試験信号１５のメタステーブル状態を検
出することができる。
、これにより被試験信号１５のメタステーブル状態を検
出することができる。
この場合、メタステーブル状態を検出するための複数の
閾値は、多入力ゲート回路１８及び１９の入力数を変更
することにより設定することができ、第１図の回路は単
一電源で動作させることが可能となる。
閾値は、多入力ゲート回路１８及び１９の入力数を変更
することにより設定することができ、第１図の回路は単
一電源で動作させることが可能となる。
したがって、被試験信号１５を出力するフリップフロッ
プ回路等が、単一電源で動作するＣＭＯ３−ＬＳ Ｉ内
等に構成されていても、第１図の回路を上記ＬＳＩ内に
容易に組み込むことが可能となる。
プ回路等が、単一電源で動作するＣＭＯ３−ＬＳ Ｉ内
等に構成されていても、第１図の回路を上記ＬＳＩ内に
容易に組み込むことが可能となる。
以下、本発明の実施例につき詳細に説明を行う。
第２図は、本発明の実施例の構成図である。なお、第６
図と同じ番号を付した回路は同じ働きをするものとする
。
図と同じ番号を付した回路は同じ働きをするものとする
。
第１図において、まず、メタステーブル状態を検出しよ
うとするフリップフロップをＦＦＩとする。
うとするフリップフロップをＦＦＩとする。
そして、バッファ９を介してＦＦＩの入力端子りに入力
する入力ＤＡＴＡは、バッファ１０を介してクロック端
子ＣＫに入力するクロックＣＬＫ＃１に従って、ＦＦＩ
に取り込まれる。
する入力ＤＡＴＡは、バッファ１０を介してクロック端
子ＣＫに入力するクロックＣＬＫ＃１に従って、ＦＦＩ
に取り込まれる。
ＦＦ１の正論理出力端子Ｑからの出力ＯＵＴは、０ＭＯ
５のノア回路２１ ＜Ｎ０Ｒ２１、以下同じ）の入力
端子２３＃１及びＣＭＯ３のナンド回路２２ （ＮＡ
ＮＤ２２、以下同じ）の入力端子２４＃１に入力する。
５のノア回路２１ ＜Ｎ０Ｒ２１、以下同じ）の入力
端子２３＃１及びＣＭＯ３のナンド回路２２ （ＮＡ
ＮＤ２２、以下同じ）の入力端子２４＃１に入力する。
Ｎ０Ｒ２１において、＃１以外の入力端子２３＃２〜＃
ｍには論理ｒＯＪの電位が人力する。また、ＮＡＮＤ２
２において、＃１以外の入力端子２４＃２〜＃ｎには論
理「１」の電位が入力する。
ｍには論理ｒＯＪの電位が人力する。また、ＮＡＮＤ２
２において、＃１以外の入力端子２４＃２〜＃ｎには論
理「１」の電位が入力する。
Ｎ０Ｒ２１及びＮＡＮＤ２２の各出力Ｃ＃３、Ｃ＃４は
、各々バッファ１３を介して各クロック端子ＣＫに入力
するクロックＣＬＫ＃２に従って、各入力端子りから各
ＦＦ４及び５に取り込まれる。
、各々バッファ１３を介して各クロック端子ＣＫに入力
するクロックＣＬＫ＃２に従って、各入力端子りから各
ＦＦ４及び５に取り込まれる。
各ＦＦ４及び５の各正論理出力端子Ｑからの各出力は、
共に排他論理和回路６ （ＥＯＲ６、以下同じ）に入力
し、その出力はＦＦ７の入力端子りに入力する。Ｆ Ｆ
、７のクロック端子ＣＫには、ハソファ１４及びアンド
回路８ （ＡＮＤ８、以下同じ）を介してクロックＣＬ
Ｋ＃３が人力し１．ＡＮＤ８はバッファ１２を介して人
力するＦＦ７の負論理出力端子Ｑからの出力によって制
御される。
共に排他論理和回路６ （ＥＯＲ６、以下同じ）に入力
し、その出力はＦＦ７の入力端子りに入力する。Ｆ Ｆ
、７のクロック端子ＣＫには、ハソファ１４及びアンド
回路８ （ＡＮＤ８、以下同じ）を介してクロックＣＬ
Ｋ＃３が人力し１．ＡＮＤ８はバッファ１２を介して人
力するＦＦ７の負論理出力端子Ｑからの出力によって制
御される。
また、ＦＦ７の負論理出力端子間からの出力は、バッフ
ァ１１を介して検出出力ＤＥＴとして出力され、特には
図示しない表示回路（Ｌ Ｅ Ｄ）等によってメタステ
ーブル状態検出の表示が行われる。
ァ１１を介して検出出力ＤＥＴとして出力され、特には
図示しない表示回路（Ｌ Ｅ Ｄ）等によってメタステ
ーブル状態検出の表示が行われる。
上記構成の本発明の実施例の動作につき、第３図の動作
タイミングチャート図と第４図の動作特性図を用いて説
明を行う。
タイミングチャート図と第４図の動作特性図を用いて説
明を行う。
まず、入力ＤＡＴＡは第３図に示すように、クロックＣ
ＬＫ＃１の立ち上がりタイミングＬＬに同量してＦＦＩ
に取り込まれる。そして、上記タイミングｔ１がＦＦＩ
のセットアツプ時間ｔｓｕとホールド時間ｔ１゜、、を
満足しない場合（第５図（ｂｌ参照）、ＦＦ１の出力Ｏ
ＵＴは第３図に示すようにＬ２〜ｔ４の間でメタステー
ブル状態となる。
ＬＫ＃１の立ち上がりタイミングＬＬに同量してＦＦＩ
に取り込まれる。そして、上記タイミングｔ１がＦＦＩ
のセットアツプ時間ｔｓｕとホールド時間ｔ１゜、、を
満足しない場合（第５図（ｂｌ参照）、ＦＦ１の出力Ｏ
ＵＴは第３図に示すようにＬ２〜ｔ４の間でメタステー
ブル状態となる。
上記出力ＯＵＴは０ＭＯ３のＮ０Ｒ２１及びＮＡＮＤ２
２に入力するが、０ＭＯ３のＮ０Ｒ２１及びＮＡＮＤ２
２において各入力端子２３．２４の数ｍ、ｎと各出力Ｃ
＃３、Ｃ＃４の論理が変化する入力電位の閾値との間に
は、第４図に示すような関係がある。これより、Ｎ０Ｒ
２１においては、ｍの値を調整した後＃ｌ以外の入力端
子２３＃２〜＃ｍに論理「０」の電位を入力しておくこ
とにより、出力Ｃ＃３について、入力端子２３＃ｌから
入力する出力ＯＵＴの電位がメタステーブル状態となる
電位の下側の閾値を境界にしてそれより高ければ論理「
０」、低ければ論理「１」となるように設定することが
できる。また、ＮＡＮＤ２２においては、ｎの値を調整
した後＃ｌ以外の入力端子２４＃２〜＃ｎに論理「１」
の電位を入力しておくことにより、出力Ｃ＃４について
、入力端子２４＃１から入力する出力ＯＵＴの電位がメ
タステーブル状態となる電位の上側の閾値を境界にして
それより高ければ論理「０」、低ければ論理「１」とな
るように設定することができる。
２に入力するが、０ＭＯ３のＮ０Ｒ２１及びＮＡＮＤ２
２において各入力端子２３．２４の数ｍ、ｎと各出力Ｃ
＃３、Ｃ＃４の論理が変化する入力電位の閾値との間に
は、第４図に示すような関係がある。これより、Ｎ０Ｒ
２１においては、ｍの値を調整した後＃ｌ以外の入力端
子２３＃２〜＃ｍに論理「０」の電位を入力しておくこ
とにより、出力Ｃ＃３について、入力端子２３＃ｌから
入力する出力ＯＵＴの電位がメタステーブル状態となる
電位の下側の閾値を境界にしてそれより高ければ論理「
０」、低ければ論理「１」となるように設定することが
できる。また、ＮＡＮＤ２２においては、ｎの値を調整
した後＃ｌ以外の入力端子２４＃２〜＃ｎに論理「１」
の電位を入力しておくことにより、出力Ｃ＃４について
、入力端子２４＃１から入力する出力ＯＵＴの電位がメ
タステーブル状態となる電位の上側の閾値を境界にして
それより高ければ論理「０」、低ければ論理「１」とな
るように設定することができる。
上記Ｎ０Ｒ２１及びＮＡＮＤ２２により、第３図に示す
出力ＯＵＴが、例えばｔ２以前のように論理「１」が確
定している場合には、Ｎ０Ｒ２１およびＮＡＮＤ２２に
おいては出力ＯＵＴがメタステーブル状態の電位の下側
の閾値及び上側の閾値を共に上回るため、それらの各出
力Ｃ＃ｌ及びＣ＃２は同じ論理「０」となる。同様に出
力ＯＵＴが、例えばｔ４以後のように論理「０」が確定
している場合には、Ｎ０Ｒ２１及びびＮＡＮＤ２２にお
いては出力ＯＵＴが上記下側の閾値及び上側の閾値を共
に下回るため、それらの各出力Ｃ＃１及びＣ＃２は同じ
論理「１」となる。
出力ＯＵＴが、例えばｔ２以前のように論理「１」が確
定している場合には、Ｎ０Ｒ２１およびＮＡＮＤ２２に
おいては出力ＯＵＴがメタステーブル状態の電位の下側
の閾値及び上側の閾値を共に上回るため、それらの各出
力Ｃ＃ｌ及びＣ＃２は同じ論理「０」となる。同様に出
力ＯＵＴが、例えばｔ４以後のように論理「０」が確定
している場合には、Ｎ０Ｒ２１及びびＮＡＮＤ２２にお
いては出力ＯＵＴが上記下側の閾値及び上側の閾値を共
に下回るため、それらの各出力Ｃ＃１及びＣ＃２は同じ
論理「１」となる。
しかし、第３図のｔ２〜ｔ４の間でメタステーブル状態
となり、出力ＯＵＴの電位が前記下側の閾値以上上側の
閾値以下となる場合には、Ｎ０Ｒ２１においては出力Ｏ
ＵＴが下側の閾値を上回るため出力Ｃ＃３は論理「０」
となり、ＮＡＮＤ２７においては出力ＯＵＴが上側の閾
値を下回るため出力Ｃ＃４は論理「１」となって、第３
図に示すように各出力Ｃ＃３とＣ＃４の論理が逆になる
。
となり、出力ＯＵＴの電位が前記下側の閾値以上上側の
閾値以下となる場合には、Ｎ０Ｒ２１においては出力Ｏ
ＵＴが下側の閾値を上回るため出力Ｃ＃３は論理「０」
となり、ＮＡＮＤ２７においては出力ＯＵＴが上側の閾
値を下回るため出力Ｃ＃４は論理「１」となって、第３
図に示すように各出力Ｃ＃３とＣ＃４の論理が逆になる
。
上記メタステーブル状態におけるＣ＃１とＣ＃２は、ク
ロックｔ１の立ち上がりタイミング（入力ＤＡＴＡのＦ
ＦＩへのセットタイミング）から所定時間Δｔだけ位相
がずれたタイミングｔ３に立ち上がるクロックＣＬＫ＃
２により、各ＦＦ４及び５に取り込まれる。
ロックｔ１の立ち上がりタイミング（入力ＤＡＴＡのＦ
ＦＩへのセットタイミング）から所定時間Δｔだけ位相
がずれたタイミングｔ３に立ち上がるクロックＣＬＫ＃
２により、各ＦＦ４及び５に取り込まれる。
これにより、ｔ３以、後にＥＯＲ６の出力が第３図に示
すように論理「０」から論理ｒｌＪに立ち上がる。
すように論理「０」から論理ｒｌＪに立ち上がる。
続いて、上記ＥＯＲ６の出力はＦＦ７の入力端子りに入
力する。ＦＦ’７は、始めはリセット端子Ｒに入力する
クリア信号ＣＬによってクリアされており、負論理出力
端子Ｑの出力は論理ｒｌＪとなっているため、バッファ
１１を介した検出出力ＤＥＴは論理ｒｌＪとなり、同時
にバッファ１２を介してアンド回路８ （ＡＮＤ８、以
下同じ）がオンとなって、バッファ１４を介して入力す
るクロックＣＬＫ＃３がＦＦ７のクロック端子ＣＫに入
力可能となっている。
力する。ＦＦ’７は、始めはリセット端子Ｒに入力する
クリア信号ＣＬによってクリアされており、負論理出力
端子Ｑの出力は論理ｒｌＪとなっているため、バッファ
１１を介した検出出力ＤＥＴは論理ｒｌＪとなり、同時
にバッファ１２を介してアンド回路８ （ＡＮＤ８、以
下同じ）がオンとなって、バッファ１４を介して入力す
るクロックＣＬＫ＃３がＦＦ７のクロック端子ＣＫに入
力可能となっている。
従って、前記ｔ３において論理ｒｌＪとなったＥＯＲ６
の出力は、クロックＣＬＫ＃３が立ち上がるタイミング
ｔ５でＦＦ７に取り込まれ、これにより第３図に示すよ
うに、負論理出力端子百の出力が論理「０」に変化し、
バッファ１１を介した検出出力ＤＥＴは論理「０」とな
る。
の出力は、クロックＣＬＫ＃３が立ち上がるタイミング
ｔ５でＦＦ７に取り込まれ、これにより第３図に示すよ
うに、負論理出力端子百の出力が論理「０」に変化し、
バッファ１１を介した検出出力ＤＥＴは論理「０」とな
る。
以上の動作により、論理「０」の検出出力ＤＥＴとして
ＦＦＩの出力ＯＵＴのメタステーブル状態を検出するこ
とができる。この検出出力ＤＥＴは、特には図示しない
表示回路（ＬＥＤ）等によってメタステーブル状態検出
の表示が行われる。
ＦＦＩの出力ＯＵＴのメタステーブル状態を検出するこ
とができる。この検出出力ＤＥＴは、特には図示しない
表示回路（ＬＥＤ）等によってメタステーブル状態検出
の表示が行われる。
なお、ＦＦ７の負論理出力端子での出力が論理「０」と
なると、バッファ１２を介してＡＮＤ ８がオフとなる
ためクロックＣＬ Ｋ ＃ ３が入力されなくなる。従
って、それ以後出力０ｔＪＴのメタステーブル状態が解
消され、ＥＯＲ６の出力が論理「１」となってもＦＦ７
の状態は変化せず、ユーザーがクリア信号ＣＬを入力す
るまで検出出力ＤＥＴは論理「０」を維持する。
なると、バッファ１２を介してＡＮＤ ８がオフとなる
ためクロックＣＬ Ｋ ＃ ３が入力されなくなる。従
って、それ以後出力０ｔＪＴのメタステーブル状態が解
消され、ＥＯＲ６の出力が論理「１」となってもＦＦ７
の状態は変化せず、ユーザーがクリア信号ＣＬを入力す
るまで検出出力ＤＥＴは論理「０」を維持する。
以上示したように、第２図の本発明の実施例では、Ｎ０
Ｒ２１が第６図の従来例のコンパレータ３、ＮＡＮＤ２
２が同じくコンパレータ２と同等の動作（但し出力論理
は逆である）を行う。従って、第６図の従来例における
複数の参照電圧■１、Ｖ２が全く不用になる。これによ
り、第２図の回路全体を単一電源で動作させることが可
能となり、ＦＦＩが単一電源で動作するＣＭＯ３−ＬＳ
Ｉ内に構成されていても、第２図のＦＦＩ以外の回路
もＣＭＯ３−ＬＳＩ内に一緒に組み込むことが可能とな
る。
Ｒ２１が第６図の従来例のコンパレータ３、ＮＡＮＤ２
２が同じくコンパレータ２と同等の動作（但し出力論理
は逆である）を行う。従って、第６図の従来例における
複数の参照電圧■１、Ｖ２が全く不用になる。これによ
り、第２図の回路全体を単一電源で動作させることが可
能となり、ＦＦＩが単一電源で動作するＣＭＯ３−ＬＳ
Ｉ内に構成されていても、第２図のＦＦＩ以外の回路
もＣＭＯ３−ＬＳＩ内に一緒に組み込むことが可能とな
る。
なお、多入力ゲート回路としては、ＣＭＯ５のノア回路
又はナンド回路に限られず、オア回路またはアンド回路
等でも実現できる。更に、入力端子数で論理閾値が変化
するようなゲート回路であれば何でもよい。
又はナンド回路に限られず、オア回路またはアンド回路
等でも実現できる。更に、入力端子数で論理閾値が変化
するようなゲート回路であれば何でもよい。
本発明によれば、多入力ゲート回路の入力端子数を変化
させることにより、メタステーブル状態の上側及び下側
の閾値電位を設定することが可能となる。
させることにより、メタステーブル状態の上側及び下側
の閾値電位を設定することが可能となる。
これにより、メタステーブル検出回路全体を単一電源で
動作させることが可能となり、被試験信号がＣＭＯ３−
ＬＳＩ内等のものであっても、検出回路全体をＣＭＯ３
−ＬＳＩ内に容易に組み込むことが可能となる。
動作させることが可能となり、被試験信号がＣＭＯ３−
ＬＳＩ内等のものであっても、検出回路全体をＣＭＯ３
−ＬＳＩ内に容易に組み込むことが可能となる。
第１図は、本発明のブロック図、
第２図は本発明の実施例の構成図、
第３図は、本発明の実施例の動作タイミングチャート図
、 第４図は、本発明の実施例の動作特性図、第５図（ａｔ
、 （ｂｌはメタステーブルの説明図、第６図は、従来
例の構成図、 第７図は、従来例の動作タイミングチャート図である。 １５・・・被試験信号、 １６．１７・・・入力端子、 １８・・・第１の多入力ゲート回路、 １９・・・第２の多入力ゲート回路、 ２０・・・判定回路。 本発！！月の大だ４伊１のΦ月１乍タイミンク゛チャー
ト図第３図 入７′］殺ｍ、ｎ 本羽９月の’ＪＪ＆伊１の重月イ下Ｔ寺１生図第 図 ＦＦ フリラフ０７０、ツブ（ＦＦ） 動作タイミングチマート図 （ｂ） メタステーアルの脱駅「図
、 第４図は、本発明の実施例の動作特性図、第５図（ａｔ
、 （ｂｌはメタステーブルの説明図、第６図は、従来
例の構成図、 第７図は、従来例の動作タイミングチャート図である。 １５・・・被試験信号、 １６．１７・・・入力端子、 １８・・・第１の多入力ゲート回路、 １９・・・第２の多入力ゲート回路、 ２０・・・判定回路。 本発！！月の大だ４伊１のΦ月１乍タイミンク゛チャー
ト図第３図 入７′］殺ｍ、ｎ 本羽９月の’ＪＪ＆伊１の重月イ下Ｔ寺１生図第 図 ＦＦ フリラフ０７０、ツブ（ＦＦ） 動作タイミングチマート図 （ｂ） メタステーアルの脱駅「図
Claims (1)
- 【特許請求の範囲】 １）各々１つの入力端子（１６＃１、１７＃１）が被試
験信号（１５）に接続され各々他の入力端子（１６＃２
〜＃ｍ、１７＃２〜＃ｍ）の数を変化させることにより
、前記被試験信号（１５）の電位がメタステーブル状態
となる場合の上側閾値及び下側閾値の近傍を各々境界と
して各出力論理が変化するように設定がなされた第１及
び第２の多入力ゲート回路（１８、１９）と、 該第１及び第２の多入力ゲート回路（１８、１９）の各
出力論理を判定して前記メタステーブル状態を検出する
判定回路（２０）とを有することを特徴とするメタステ
ーブル検出回路。 ２）前記第１の多入力ゲート回路は、１つの入力端子が
前記被試験信号に接続され、他の入力端子は前記上側閾
値以上の電位にされ、前記被試験信号の電位が前記上側
閾値以上の場合に論理「０」、前記上側閾値以下の場合
に論理「１」を出力するＣＭＯＳナンドゲート素子によ
って構成され、前記第２の多入力ゲート回路は、１つの
入力端子が前記被試験信号に接続され、他の入力端子は
前記下側閾値以下の電位にされ、前記被試験信号の電位
が前記下側閾値以上の場合に論理「０」、前記下側閾値
以下の場合に論理「１」を出力するＣＭＯＳオアゲート
素子によって構成され、前記判定回路は前記ＣＭＯＳナ
ンドゲート素子と前記ＣＭＯＳオアゲート素子の各出力
論理が異なった場合に前記メタステーブル状態を検出す
ることを特徴とする請求項１記載のメタステーブル検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165093A JPH0215710A (ja) | 1988-07-04 | 1988-07-04 | メタステーブル検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165093A JPH0215710A (ja) | 1988-07-04 | 1988-07-04 | メタステーブル検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0215710A true JPH0215710A (ja) | 1990-01-19 |
Family
ID=15805754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63165093A Pending JPH0215710A (ja) | 1988-07-04 | 1988-07-04 | メタステーブル検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0215710A (ja) |
-
1988
- 1988-07-04 JP JP63165093A patent/JPH0215710A/ja active Pending
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