JPH04306013A - ラッチ回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ラッチ回路装置に関
し、詳しく云えばラッチ回路の入力信号とコントロール
部のコントロール入力信号とのタイミング条件、特にセ
ット・アップ条件が満足されなくても誤動作を防止でき
るラッチ回路装置に関するものである。

【０００２】

【従来の技術】図６は従来のラッチ回路装置、特にラッ
チ回路例えばトランスミッションゲートを用いたマスタ
スレーブラッチ回路およびそのコントロール部を備えた
ラッチ回路装置を示す回路図である。図において、（１
）はデータ入力端子、（２）は出力端子、（３）はコン
トロール入力端子、（４）はデータ入力端子に接続され
たマスタラッチ回路、（５）はこのマスタラッチ回路（
４）と出力端子（２）の間に接続されたスレーブラッチ
回路、（６），（７），（１０），（１１）はトランス
ミッションゲート、（８），（９），（１２），（１３
）はインバータである。（１４）はコントロール入力端
子（３）に入力側が接続されたインバータ、そして（１
５）はこのインバータ（１４）の出力側に入力側が接続
されたインバータであり、これらインバータ（１４）お
よび（１５）はマスタラッチ回路（４）およびスレーブ
ラッチ回路（５）のコントロール部を構成する。なお、
マスタラッチ回路（４）は２個のトランスミッションゲ
ート（６），（７）および２個のインバータ（８），（
９）によって構成され、トランスミッションゲート（６
）はその入力側がデータ入力端子（１）に接続され、ト
ランスミッションゲート（７）はその出力側がトランス
ミッションゲート（６）の出力側に接続され、インバー
タ（８）はその入力側がトランスミッションゲート（６
）および（７）の出力側に接続され、そしてインバータ
（９）はこのインバータ（８）の出力側とトランスミッ
ションゲート（７）の入力側との間に接続されている。 同様に、スレーブラッチ回路（５）も２個のトランスミ
ッションゲート（１０），（１１）および２個のインバ
ータ（１２），（１３）によってマスタラッチ回路（４
）と同様に構成されている。しかも、トランスミッショ
ンゲート（６），（７），（１０），（１１）の被制御
側はコントロール部すなわちインバータ（１４）および
（１５）の出力側に接続されている。

【０００３】従来のラッチ回路装置は上述したように構
成されており、以下にその動作を詳しく説明する。コン
トロール入力端子（３）に印加されたコントロール入力
信号Ｔが「Ｌ」のとき、インバータ（１４）によって反
転された「Ｈ」の反転信号〒がトランスミッションゲー
ト（６），（１１）の非反転制御端子にかつインバータ
（１５）によって更に反転された「Ｌ」の信号Ｔがトラ
ンスミッションゲート（６），（１１）の反転制御端子
に印加されるので、トランスミッションゲート（６），
（１１）はオンになり、「Ｈ」の反転信号〒がトランス
ミッションゲート（７），（１０）の反転制御端子にか
つ「Ｌ」の信号Ｔがトランスミッションゲート（７），
（１０）の非反転制御端子に印加されるので、トランス
ミッションゲート（７），（１０）はオフになり、デー
タはスレーブラッチ回路（５）でラッチされ、かつ出力
端子（２）に出力される。一方、コントロール入力端子
（３）でのコントロール入力信号Ｔが「Ｈ」のとき、「
Ｌ」の反転信号〒が非反転制御端子にかつ「Ｈ」の信号
Ｔが反転制御端子に印加されるのでトランスミッション
ゲート（６），（１１）はオフになり、「Ｌ」の反転信
号〒が反転制御端子にかつ「Ｈ」の信号Ｔが非反転制御
端子に印加されるのでトランスミッションゲート（７）
，（１０）はオンになり、データはマスタラッチ回路（
４）でラッチされかつスレーブラッチ回路（５）を通し
て出力端子（２）に出力される。このようにコントロー
ル入力端子（３）でのコントロール入力信号Ｔが「Ｌ」
から「Ｈ」に変化するとき、４つのトランスミッション
ゲート（６），（７），（１０），（１１）の状態が同
時に変化するのでマスタラッチ回路（４）の出力信号は
スレーブラッチ回路（５）へ読み込まれかつ出力端子（
２）に現れる。コントロール入力端子（３）でのコント
ロール入力信号Ｔが上記以外のとき、例えば「Ｈ」から
「Ｌ」に変化するときには、マスタラッチ回路（４）お
よびスレーブラッチ回路（５）はコントロール入力信号
Ｔが変化する前のデータをラッチしている。

【０００４】図７、図８は図６における各部の電圧波形
を示す波形図である。図中ｔｓｕはコントロール入力信
号Ｔに対するデータ入力信号Ｄのセットアップ時間であ
る。図７は正常動作時の各部の電圧波形を示しており、
図８は誤動作時の各部の電圧○波形を示している。図８
では点Ａでデータ入力信号Ｄがコントロール入力信号Ｔ
に対するセットアップ時間を満たしていないことから、
出力信号Ｙは誤動作を起こしている。このような誤動作
を解消するにはコントロール入力信号Ｔに対するデータ
入力信号Ｄのセットアップ時間を満たすようにしなけれ
ばならない。そのためには、データ入力端子（１）から
トランスミッションゲート（６）までの伝搬時間をコン
トロール入力端子（３）からトランスミッションゲート
（６）までの伝搬時間より長くしなければならない。し
たがって、データ入力端子（１）とトランスミッション
ゲート（６）の間に何段かのゲート（図示しない）を追
加する必要がある。

【０００５】

【発明が解決しようとする課題】このように、従来のラ
ッチ回路装置では、誤動作を回避するには何段かのゲー
トを追加する必要があり、したがってラッチ回路を構成
する素子数が増加するなどの問題点がある。

【０００６】この発明はこのような問題点を解決するた
めになされたもので、コントロール入力信号に対するデ
ータ入力信号のセットアップ時間を満たさないときでも
、従来のものに比し増加素子数が最小限で誤動作を防止
できるラッチ回路装置を得ることを目的とする。

【０００７】

【課題を解決するための手段】この発明に係るラッチ回
路装置は、データ入力信号と出力信号の一致または不一
致を検出する手段と、この検出手段に接続され、前記デ
ータ入力信号と前記出力信号が不一致のときのみ、印加
されたコントロール入力信号を有効にする手段とを設け
たものである。

【０００８】

【作用】この発明においては、データ入力信号と出力信
号が不一致のときのみ、コントロール信号を有効とする
ことによりコントロール入力信号に対するデータ入力信
号のセットアップ時間が満たされないときもデータ入力
信号は読み込まれ、かつ出力され、従来のマスタ・スレ
ーブラッチ回路のように誤動作を起こすことがない。

【０００９】

【実施例】図１はこの発明に係るラッチ回路装置の一実
施例を示す回路図である。図において、（１），（２）
，（３），（５），（１０），（１１），（１２），（
１３），（１５）は従来例と同じものである。（１６）
はスレーブラッチ回路５の出力側すなわちインバータ（
１２）の出力側およびインバータ（１３）の入力側と出
力端子（２）の間に接続されたインバータ、（１７）は
このインバータ（１６）の出力側すなわち出力端子（２
）とデータ入力端子（１）に入力側が接続され、データ
入力信号Ｄと出力信号の一致もしくは不一致を検出する
検出手段例えば排他的ＯＲゲート、そして（１８）はこ
の排他的ＯＲゲート（１７）の出力側およびコントロー
ル入力端子（３）に入力側が接続され、データ入力信号
Ｄと出力信号Ｙが不一致のときのみコントロール入力信
号Ｔを有効とする手段例えばＮＡＮＤゲートである。

【００１０】次に動作について説明する。図１のラッチ
回路装置において、コントロール入力信号Ｔが「Ｌ」の
とき、上述したようにトランスミッションゲート（１１
）はオン状態でありかつトランスミッションゲート（１
０）はオフ状態であり、スレーブラッチ回路（５）は既
に入力されているデータ入力信号をラッチしかつインバ
ータ（１６）を通して出力端子（２）および排他的ＯＲ
ゲート（１７）に出力する。一方、コントロール入力信
号Ｔが「Ｈ」のとき、上述したようにトランスミッショ
ンゲート（１１）はオフ状態でありかつトランスミッシ
ョンゲート（１０）はオン状態であり、スレーブラッチ
回路（５）はデータ入力端子（１）に印加されたデータ
入力信号Ｄを、トランスミッションゲート（１０）、イ
ンバータ（１２）およびインバータ（１６）を通して出
力端子（２）および排他的ＯＲゲート（１７）に出力す
る。データ入力信号Ｄが出力信号Ｙと不一致のとき、排
他的ＯＲゲート（１７）はデータ入力信号ＤをＮＡＮＤ
ゲート（１８）に出力する。また、データ入力信号Ｄが
出力信号Ｙと不一致の状態でコントロール入力信号Ｔが
「Ｌ」から「Ｈ」に変化するときのみ、２つのトランス
ミッションゲート（１０），（１１）の状態が変化する
ので、データ入力端子（１）に印加されたデータ入力信
号Ｄは上述したようにスレーブラッチ回路（５）に読み
込まれかつ出力端子（２）に現れる。従って、消費電流
も低減される。

【００１１】図２および図３は図１の各部の電圧波形を
示す波形図である。図２はコントロール入力信号Ｔに対
するデータ入力信号Ｄのセットアップ時間ｔｓｕが満た
されているときの波形図である。また図３はコントロー
ル入力信号Ｔに対するデータ○入力信号Ｄのセットアッ
プ時間ｔｓｕが点Ａで満たされていないときの波形図で
ある。図から明らかなように、コントロール入力信号Ｔ
に対するデータ入力信号Ｄのセットアップ時間ｔｓｕが
満たされていないときでも、データ入力信号Ｄと出力信
号Ｙが不一致のときは、コントロール入力信号が「Ｌ」
から「Ｈ」になると、データ入力信号Ｄが読み込まれか
つ出力される。また、データ入力信号Ｄと出力信号Ｙが
不一致のとき、コントロール入力信号Ｔが先に「Ｌ」か
ら「Ｈ」になり、データ入力信号Ｄが反転した場合、反
転後のデータ入力信号Ｄが読み込まれかつ出力される。 従って、従来のマスタ・スレーブラッチ回路のように誤
動作を起こすことはない。

【００１２】なお、上記実施例では、スレーブラッチ回
路（５）を用いかつその入力と出力が反転するものを示
したが、マスタラッチ回路（４）を用い、或は図４に示
すように入力と出力が反転しないスレーブラッチ回路（
５Ａ）を用いてもよい。

【００１３】また、上記実施例では、トランスミッショ
ンゲート（１０），（１１）によりスレーブラッチ回路
（５）を構成したが、図５に示すようにクロックドイン
バータ（１９），（２０）によりスレーブラッチ回路（
５Ｂ）を構成しても同様の効果を奏する。

【００１４】また、上記実施例ではＣＭＯＳ集積回路を
使用したが、これは他のＭＯＳ回路例えばＢｉ−ＣＭＯ
Ｓ回路でもよく、同様の効果を奏する。

【００１５】

【発明の効果】以上のように、この発明によれば、デー
タ入力信号と出力信号の一致または不一致を検出する手
段と、この検出手段に接続され、前記データ入力信号と
前記出力信号が不一致のときのみ、印加されたコントロ
ール入力信号を有効にする手段とを設けたので、コント
ロール入力信号に対するデータ入力信号のセットアップ
時間を考慮する必要のないラッチ回路装置が得られると
いう効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例を示す回路図である。

【図２】図１の各部の正常動作時の電圧波形を示す波形
図である。

【図３】図１の各部の誤動作時の電圧波形を示す波形図
である。

【図４】この発明の他の実施例を示す回路図である。

【図５】この発明の更に他の実施例を示す回路図である
。

【図６】従来のラッチ回路装置を示す回路図である。

【図７】図６の各部の正常動作時の電圧波形を示す波形
図である。

【図８】図６の各部の誤動作時の電圧波形を示す波形図
である。

【符号の説明】

１　　　　データ入力端子 ２　　　　出力端子 ３　　　　コントロール入力端子 ５，５Ａ，５Ｂ　　　　スレーブラッチ回路１０，１１
　　　　トランスミッションゲート１２，１３　　　　
インバータ １７　　　　排他的ＯＲゲート １８　　　　ＮＡＮＤゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　コントロール入力信号およびその反転
   信号によりオン／オフが制御されるゲートを有するラッ
   チ回路と、このラッチ回路に接続され、入力信号が印加
   される入力端子と、前記ラッチ回路に接続され、前記ラ
   ッチ回路から出力された出力信号が印加される出力端子
   と、前記コントロール入力信号が印加されるコントロー
   ル入力端子と、前記入力端子および前記出力端子に接続
   され、前記入力信号と前記出力信号の一致もしくは不一
   致を検出する検出手段と、この検出手段および前記コン
   トロール入力端子に接続され、前記入力信号と前記出力
   信号が不一致のときのみ前記コントロール入力信号を有
   効にする手段とを備えたことを特徴とするラッチ回路装
   置。