JPH0215725A - 音声帯域信号処理プロセッサ - Google Patents
音声帯域信号処理プロセッサInfo
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- JPH0215725A JPH0215725A JP16577188A JP16577188A JPH0215725A JP H0215725 A JPH0215725 A JP H0215725A JP 16577188 A JP16577188 A JP 16577188A JP 16577188 A JP16577188 A JP 16577188A JP H0215725 A JPH0215725 A JP H0215725A
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- Japan
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- signal processing
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- processor
- digital signal
- communication mode
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- 238000006243 chemical reaction Methods 0.000 claims description 19
- 230000005540 biological transmission Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 14
- 238000005070 sampling Methods 0.000 description 11
- 239000000872 buffer Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、モデム等の変復調装置に使用される音声帯域
信号処理プロセッサに関し、特にデジタル信号処理プロ
セッサが処理する信号の通信モード（ビットレート）を
変更可能とした多目的音声帯域信号処理プロセッサに関
するものである。
信号処理プロセッサに関し、特にデジタル信号処理プロ
セッサが処理する信号の通信モード（ビットレート）を
変更可能とした多目的音声帯域信号処理プロセッサに関
するものである。
第２図は従来の音声帯域信号処理系を示ず構成図である
。同図において、５０は変復′ｆＡｎ能を有する信号処
理プロセッサ（以下、プロセッサ５０という）、５１は
アナログフロントエンドＬＳＩ（以下、フロントエンド
ＬＳＩ５１という）、５２は送信バッファ、５３は受信
バッファ、５４はハイブリッドトランスである。
。同図において、５０は変復′ｆＡｎ能を有する信号処
理プロセッサ（以下、プロセッサ５０という）、５１は
アナログフロントエンドＬＳＩ（以下、フロントエンド
ＬＳＩ５１という）、５２は送信バッファ、５３は受信
バッファ、５４はハイブリッドトランスである。
フロントエンドＬＳＩ５１には電荷再配分型のＤ／Ａ変
換器（ｄｉｇｉｔａｌ ｔｏ ａｎａｌｏｑ ｃｏｎｖ
ｅｒｔｅｒ ）５５とＡ／Ｄ変換器（ａｎａｌｏｇ ｔ
ｏ ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ、 ） ５７
、さらにスイッチドキャパシタフィルタ（ＳＣＦ）より
なる送信フィルタ５６と受信フィルタ５８とが備えられ
ている。
換器（ｄｉｇｉｔａｌ ｔｏ ａｎａｌｏｑ ｃｏｎｖ
ｅｒｔｅｒ ）５５とＡ／Ｄ変換器（ａｎａｌｏｇ ｔ
ｏ ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ、 ） ５７
、さらにスイッチドキャパシタフィルタ（ＳＣＦ）より
なる送信フィルタ５６と受信フィルタ５８とが備えられ
ている。
そして、送信時においては、プロセッサ５０より出力さ
れるデジタル信号５ＡはＤ／Ａ変換器５５でＤ／Ａ変換
されて送信フィルタ５２へ送られ、信号処理帯域を設定
した後、ハイブリッドトランス５４を経て送出される。
れるデジタル信号５ＡはＤ／Ａ変換器５５でＤ／Ａ変換
されて送信フィルタ５２へ送られ、信号処理帯域を設定
した後、ハイブリッドトランス５４を経て送出される。
また、受信時においては、アナログ信号がハイブリッド
トランス５４、受信バッファ５３を経て受信フィルタ５
８に受信され、ここで信号処理帯域を設定する。その出
力はＡ／Ｄ変換器５７に送られてＡ／Ｄ変換され、デジ
タル信号５Ｂとしてプロセッサ５０に送られる。
トランス５４、受信バッファ５３を経て受信フィルタ５
８に受信され、ここで信号処理帯域を設定する。その出
力はＡ／Ｄ変換器５７に送られてＡ／Ｄ変換され、デジ
タル信号５Ｂとしてプロセッサ５０に送られる。
上記構成において、信号処理帯域を変更したい場合（例
えば、２４００全二重モデムの信号処理から４８００半
二重モデムの信号処理への変更）には、汎用のプロセッ
サ５０では内蔵又は外付けされたＲＯＭのプログラムコ
ードを変更するのみで対処可能であるが、フロントエン
ドＬＳＩ５１では内蔵のフィルタ５６．５８の周波数特
性を変更しなければならない。そこで、従来はフロント
エンドＬＳＩのフィルタを送受信についてそれぞれ２種
類ずつ具備し、信号処理帯域を変更しない場合には、フ
ロントエンドＬＳＩのフィルタを切り替えて使用してい
る。
えば、２４００全二重モデムの信号処理から４８００半
二重モデムの信号処理への変更）には、汎用のプロセッ
サ５０では内蔵又は外付けされたＲＯＭのプログラムコ
ードを変更するのみで対処可能であるが、フロントエン
ドＬＳＩ５１では内蔵のフィルタ５６．５８の周波数特
性を変更しなければならない。そこで、従来はフロント
エンドＬＳＩのフィルタを送受信についてそれぞれ２種
類ずつ具備し、信号処理帯域を変更しない場合には、フ
ロントエンドＬＳＩのフィルタを切り替えて使用してい
る。
第３図は２種類ずつフィルタを具備したフロントエンド
ＬＳＩ６０を示ず構成図である。同図において、６１は
Ｄ／Ａ変換器、６２及び６３はそれぞれ周波数特性の異
なる送信フィルタ、６４及び６５は切替スイッチである
。また、６６はＡ／Ｄ変換器、６７及び６８はそれぞれ
周波数特性の異なる受信フィルタ、６つ及び７０は切替
スイッチである。この切換スイッチ６４．６５及び切替
スイッチ６９．７０の切り替えは、各スイッチの切替制
御信号６Ａ、６Ｂ及び６Ｃ１６Ｄにより制御される。
ＬＳＩ６０を示ず構成図である。同図において、６１は
Ｄ／Ａ変換器、６２及び６３はそれぞれ周波数特性の異
なる送信フィルタ、６４及び６５は切替スイッチである
。また、６６はＡ／Ｄ変換器、６７及び６８はそれぞれ
周波数特性の異なる受信フィルタ、６つ及び７０は切替
スイッチである。この切換スイッチ６４．６５及び切替
スイッチ６９．７０の切り替えは、各スイッチの切替制
御信号６Ａ、６Ｂ及び６Ｃ１６Ｄにより制御される。
しかし、種類の異なるフィルタと、その切替スイッチと
を有し、切替スイッチを制御信号で切り替えるフロント
エンドＬＳＩ６０は、チップ面積が大きくなり、コスト
高になるという欠点を有している。
を有し、切替スイッチを制御信号で切り替えるフロント
エンドＬＳＩ６０は、チップ面積が大きくなり、コスト
高になるという欠点を有している。
このような欠点を解消するため、プログラマブルなＳＣ
Ｆを用いてフロントエンドＬＳＩを構成したものがある
。第４図はこのフロントエンドＬＳＩを示ず構成図であ
り、文献り、Ｂ、Ｃ，ＣＯＸ、（３ｔ ａ″Ａ ｒｅ
ａｌ−ｔｉ＋＊ｅ ｐｒＯＱｒａｍｒｎａｂｌｅ
５ｗ１ｔＣｈｅｄＣａｐａｃｉｔｏｒ ｆｉｌｔｅｒ”
、 ＩＦ５ ＪＳＳＣＶｏｌ、５Ｃ−１５゜１）Ｄ９
７２−９７７、 Ｄｅｃ、 １９８０に示されたもので
ある。同図において、８１はＤ／Ａ変換器、８３はＡ／
Ｄ変換器、８２及び８４はそれぞれプログラマブルなＳ
ＣＦである。
Ｆを用いてフロントエンドＬＳＩを構成したものがある
。第４図はこのフロントエンドＬＳＩを示ず構成図であ
り、文献り、Ｂ、Ｃ，ＣＯＸ、（３ｔ ａ″Ａ ｒｅ
ａｌ−ｔｉ＋＊ｅ ｐｒＯＱｒａｍｒｎａｂｌｅ
５ｗ１ｔＣｈｅｄＣａｐａｃｉｔｏｒ ｆｉｌｔｅｒ”
、 ＩＦ５ ＪＳＳＣＶｏｌ、５Ｃ−１５゜１）Ｄ９
７２−９７７、 Ｄｅｃ、 １９８０に示されたもので
ある。同図において、８１はＤ／Ａ変換器、８３はＡ／
Ｄ変換器、８２及び８４はそれぞれプログラマブルなＳ
ＣＦである。
このプログラマブルＳＣＦを用いた場合には、第３図に
示すような多種のフィルタを具備する必要がなく冗長度
は低くなるが、プログラマブル化にともなう制御回路（
図示せず）や多数の制御信号線８５．８６及び多数のス
イッチドキャパシタ（ＳＣ）が必要であり、回Ｖ＠構成
か頬雑になるという欠点を有している。
示すような多種のフィルタを具備する必要がなく冗長度
は低くなるが、プログラマブル化にともなう制御回路（
図示せず）や多数の制御信号線８５．８６及び多数のス
イッチドキャパシタ（ＳＣ）が必要であり、回Ｖ＠構成
か頬雑になるという欠点を有している。
そこで、従来の一様量子化器と異なるオーバサンプリン
グへ−Σ型Ａ／Ｄ、Ｄ／Ａ変換器を用いることによりフ
ィルタ処理をデジタル信号処理とした回路構成の簡単な
音声帯域信号処理プロセッサの提案がある。第５図はオ
ーバサンプリングΔΣ型Ａ／Ｄ、Ｄ／Ａ変換器を用いた
音声帯域信号処理プロセッサの構成図であり、この信号
処理プロセッサは文献■、に１ｎｌｕｒａ ｅｔ ａｌ
°′八Ｄｕへｌ−ｃｈｉｌ）ＳＬＩＣＵｓｉｎｇ ＶＬ
ＳＩ Ｔｅｃｈｎｏｌｏｇｙ” Ｇｌｏｂｅｃｏｍ
１９８７゜５ｅｓｓｉｏｎ ４４．８．ＰＰ１７６Ｇ−
１７７０に示されている。また、この文献に示されるＡ
／Ｄ、Ｄ／Ａ変換器は内村国油曲［多段量子化ノイズ・
シェイピング形Ａ／Ｄ変換回路Ｊ （昭和６０年度電子
通信学会全国大会 Ｎｏ、 ６０３ ）に示されている
。
グへ−Σ型Ａ／Ｄ、Ｄ／Ａ変換器を用いることによりフ
ィルタ処理をデジタル信号処理とした回路構成の簡単な
音声帯域信号処理プロセッサの提案がある。第５図はオ
ーバサンプリングΔΣ型Ａ／Ｄ、Ｄ／Ａ変換器を用いた
音声帯域信号処理プロセッサの構成図であり、この信号
処理プロセッサは文献■、に１ｎｌｕｒａ ｅｔ ａｌ
°′八Ｄｕへｌ−ｃｈｉｌ）ＳＬＩＣＵｓｉｎｇ ＶＬ
ＳＩ Ｔｅｃｈｎｏｌｏｇｙ” Ｇｌｏｂｅｃｏｍ
１９８７゜５ｅｓｓｉｏｎ ４４．８．ＰＰ１７６Ｇ−
１７７０に示されている。また、この文献に示されるＡ
／Ｄ、Ｄ／Ａ変換器は内村国油曲［多段量子化ノイズ・
シェイピング形Ａ／Ｄ変換回路Ｊ （昭和６０年度電子
通信学会全国大会 Ｎｏ、 ６０３ ）に示されている
。
第５図において９０は音声帯域信号処理プロセッサ、９
１はデジタル信号処理ブロック（ＤＳＰブロック）、９
２はオーバサンプリングでＡ／Ｄ、Ｄ／Ａ変換された信
号に間引き処理を施すデシメ−ジョンフィルタと補間処
理を施すインターポレーションフィルタとを有するサン
プリング周波数変換回路、９３は△−Σ型Ｄ／Ａ変換器
、９４はΔ−Σ型Ａ／Ｄ変換器である。
１はデジタル信号処理ブロック（ＤＳＰブロック）、９
２はオーバサンプリングでＡ／Ｄ、Ｄ／Ａ変換された信
号に間引き処理を施すデシメ−ジョンフィルタと補間処
理を施すインターポレーションフィルタとを有するサン
プリング周波数変換回路、９３は△−Σ型Ｄ／Ａ変換器
、９４はΔ−Σ型Ａ／Ｄ変換器である。
また、同図において、９Ａ乃至９Ｅは信号を示しており
、９ＡはＤＳＰブロック９１へのデータ書き込み及び読
み出しを指令するための制御信号、９Ｂはデータバスを
介して入力される送受信データ信号、９ＣはＤＳＰブロ
ック９１を動作させるためのマスタークロックとその処
理タイミングである基本サンプリングクロック、９Ｄは
送信時におけるアナログ出力信号、９Ｅは受信時におけ
るアナログ入力信号である。
、９ＡはＤＳＰブロック９１へのデータ書き込み及び読
み出しを指令するための制御信号、９Ｂはデータバスを
介して入力される送受信データ信号、９ＣはＤＳＰブロ
ック９１を動作させるためのマスタークロックとその処
理タイミングである基本サンプリングクロック、９Ｄは
送信時におけるアナログ出力信号、９Ｅは受信時におけ
るアナログ入力信号である。
上記構成においては各サンプリング毎に送受信データ信
号９Ｂが、ＤＳＰブロック９１に授受され、ここでデジ
タルフィルタ処理され、周波数変換回路９２を介して、
Δ−Σ型Ｄ／り、Ａ／Ｄ変換器９３．９４に授受され、
アナログ出力９Ｄとアナログ入力９Ｅとが入出力される
。このような音声帯域信号処理プロセッサでは、フィル
タ処理の内容はＲＯＭコード化されており、信号処理帯
域を変更したい場合には、そのプログラムＲＯＭ（ＰＲ
ＯＭ）コードの内容を変更することにより対処が可能で
ある。
号９Ｂが、ＤＳＰブロック９１に授受され、ここでデジ
タルフィルタ処理され、周波数変換回路９２を介して、
Δ−Σ型Ｄ／り、Ａ／Ｄ変換器９３．９４に授受され、
アナログ出力９Ｄとアナログ入力９Ｅとが入出力される
。このような音声帯域信号処理プロセッサでは、フィル
タ処理の内容はＲＯＭコード化されており、信号処理帯
域を変更したい場合には、そのプログラムＲＯＭ（ＰＲ
ＯＭ）コードの内容を変更することにより対処が可能で
ある。
ところで、第５図のプロセッサ９０はそのＰＲＯＭのプ
ログラムを書き替えるだけで、例えば３００ｂｐｓの変
調装置として又は１２００ｂｐｓの変調装置として容易
に！！！造できる。しかし、製造された装置には、ＲＯ
Ｍ内容を変えるための回路は備えられておらす、このた
め製造後に通信モードの切り替えを行うことができない
ので、早目的な用途にしか使用できない問題があった。
ログラムを書き替えるだけで、例えば３００ｂｐｓの変
調装置として又は１２００ｂｐｓの変調装置として容易
に！！！造できる。しかし、製造された装置には、ＲＯ
Ｍ内容を変えるための回路は備えられておらす、このた
め製造後に通信モードの切り替えを行うことができない
ので、早目的な用途にしか使用できない問題があった。
そこで、本発明は上記したような従来技術の課題を解決
するためになされたもので、その目的とするところは、
通信モードの切り替えを可能とし、多目的な用途に使用
できる音声帯域信号処理プロセッサを提供することにあ
る。
するためになされたもので、その目的とするところは、
通信モードの切り替えを可能とし、多目的な用途に使用
できる音声帯域信号処理プロセッサを提供することにあ
る。
本発明に係る音声帯域信号処理プロセッサは、デジタル
信号をアナログ信号に変換するＤ／Ａ変換手段と、アナ
ログ信号をデジタル信号に変換するＡ／Ｄ変換手段と、
上記Ｄ／Ａ変換手段に入力されるデジタル信号又は上記
Ａ／Ｄ変換手段から出力されるデジタル信号に所定の通
信モードで信号処理を施すデジタル信号処理手段とを有
する音声帯域信号処理プロセッサにおいて、上記デジタ
ル信号処理手段に、上記通信モードを設定する共通プロ
グラムエリアと、第一の通信モード処理を行う第一のプ
ログラムエリアと、第二の通信モード処理を行う第二の
プログラムエリアとを有するシーケンサ部と、上記第一
又は第二のプログラムエリアの選択を行うためのフラグ
を上記共通プログラムエリアに設定して通信モードを選
択するフラグレジスタとを備え、さらに上記フラグレジ
スのフラグ内容を設定する状態レジスタを備えたことを
特徴としている。
信号をアナログ信号に変換するＤ／Ａ変換手段と、アナ
ログ信号をデジタル信号に変換するＡ／Ｄ変換手段と、
上記Ｄ／Ａ変換手段に入力されるデジタル信号又は上記
Ａ／Ｄ変換手段から出力されるデジタル信号に所定の通
信モードで信号処理を施すデジタル信号処理手段とを有
する音声帯域信号処理プロセッサにおいて、上記デジタ
ル信号処理手段に、上記通信モードを設定する共通プロ
グラムエリアと、第一の通信モード処理を行う第一のプ
ログラムエリアと、第二の通信モード処理を行う第二の
プログラムエリアとを有するシーケンサ部と、上記第一
又は第二のプログラムエリアの選択を行うためのフラグ
を上記共通プログラムエリアに設定して通信モードを選
択するフラグレジスタとを備え、さらに上記フラグレジ
スのフラグ内容を設定する状態レジスタを備えたことを
特徴としている。
本発明においては、音声帯域信号処理プロセッサのデジ
タル信号処理手段は状態レジスタを仲介して、外部機器
であるコンピュータ等に接続されている。そして、この
外部機器から状態レジスタに通信モード設定の指令が入
力されると、・状態レジスタはフラグレジスのフラグ内
容を設定する。
タル信号処理手段は状態レジスタを仲介して、外部機器
であるコンピュータ等に接続されている。そして、この
外部機器から状態レジスタに通信モード設定の指令が入
力されると、・状態レジスタはフラグレジスのフラグ内
容を設定する。
共通プログラムエリアはフラグレジスのフラグ内容に基
づき第一又は第二のプログラムエリアの選択を行い、通
信モードを設定する。
づき第一又は第二のプログラムエリアの選択を行い、通
信モードを設定する。
以下に本発明を図示の実施例に基づいて説明する。
第１図は本発明に係る音声帯域信号処理プロセッサ１０
（以下、プロセッサ１０という）の一実施例を示す構成
図である。同図において、１１はデジタル信号処理手段
としてのＤＳＰブロック、１２はデシメイションフィル
タとインタボレーションフィルタとを有する論理演算回
路としてのサンプリング周波数変換回路（以下、周波数
変換回路１２という）、１３は送信時にアナログ信号を
出力するオーバサンプリングΔ−Σ型Ｄ／Ａ変換器、１
４は受信時にデジタル信号を出力するオーバサンプリン
グΔ−Σ型Ａ／Ｄ変換器である。
（以下、プロセッサ１０という）の一実施例を示す構成
図である。同図において、１１はデジタル信号処理手段
としてのＤＳＰブロック、１２はデシメイションフィル
タとインタボレーションフィルタとを有する論理演算回
路としてのサンプリング周波数変換回路（以下、周波数
変換回路１２という）、１３は送信時にアナログ信号を
出力するオーバサンプリングΔ−Σ型Ｄ／Ａ変換器、１
４は受信時にデジタル信号を出力するオーバサンプリン
グΔ−Σ型Ａ／Ｄ変換器である。
また、同図において、ＩＡ乃至ＩＥは信号を示しており
、ＩＡはＤＳＰブロック１１へのデータ書き込み及び読
み出しを指令するための制御信号、ＩＢはデータバス１
５を介して入力される送受信データ信号、ＩＣはＤＳＰ
ブロック１１を動作させるためのマスタータロツクとそ
の処理タイミングである基本サンプリングクロック、Ｉ
Ｄは送信時にお４するアナログ出力信号、ＩＥは受信時
におけるアナログ入力信号である。
、ＩＡはＤＳＰブロック１１へのデータ書き込み及び読
み出しを指令するための制御信号、ＩＢはデータバス１
５を介して入力される送受信データ信号、ＩＣはＤＳＰ
ブロック１１を動作させるためのマスタータロツクとそ
の処理タイミングである基本サンプリングクロック、Ｉ
Ｄは送信時にお４するアナログ出力信号、ＩＥは受信時
におけるアナログ入力信号である。
そして、このプロセッサ１０をモデムに適用した場合の
動作は次のようになる。
動作は次のようになる。
先ず、送信時においては、基本サンプリングクロックＩ
Ｃは送信タイミングクロックであり、これに基づく処理
タイミング信号に同期して変調された送信データがデー
タバス１５を介してＤＳＰブロック１１に入力される。
Ｃは送信タイミングクロックであり、これに基づく処理
タイミング信号に同期して変調された送信データがデー
タバス１５を介してＤＳＰブロック１１に入力される。
ＤＳＰブロック１１では送信データを帯域制限フィルタ
処理し、これにより得られた信号を周波数変換回路１２
に送出する０周波数変換回路１２は信号を補間フィルタ
処理し、Ｄ／Ａ変換器１３に信号を送出する。Ｄ／Ａ変
換器１３は所定の送信タイミングでアナログ出力信・号
ＩＤを出力する。
処理し、これにより得られた信号を周波数変換回路１２
に送出する０周波数変換回路１２は信号を補間フィルタ
処理し、Ｄ／Ａ変換器１３に信号を送出する。Ｄ／Ａ変
換器１３は所定の送信タイミングでアナログ出力信・号
ＩＤを出力する。
一方、受信時においては、基本サンプリングクロックＩ
Ｃは受信タイミングクロックであり、これに基づく処理
タイミング信号に同期してＤＳＰブロック１１は動作す
る。アナログ入力信号ＩＥはＡ／Ｄ変換器１４に入力さ
れる。Ａ／Ｄ変換器１４は所定の受信タイミングでサン
プリングを行いデジタル信号を周波数変換回路１２に送
出する。
Ｃは受信タイミングクロックであり、これに基づく処理
タイミング信号に同期してＤＳＰブロック１１は動作す
る。アナログ入力信号ＩＥはＡ／Ｄ変換器１４に入力さ
れる。Ａ／Ｄ変換器１４は所定の受信タイミングでサン
プリングを行いデジタル信号を周波数変換回路１２に送
出する。
周波数変換回路１２は信号を間引きフィルタ処理し、Ｄ
ＳＰブロック１１に信号を送出する。ＤＳＰブロック１
１では、信号を帯域制限フィルタ処理し、データバス１
５を介して受信データを出力する。
ＳＰブロック１１に信号を送出する。ＤＳＰブロック１
１では、信号を帯域制限フィルタ処理し、データバス１
５を介して受信データを出力する。
第６図は上記ＤＳＰブロック１１の回１ｌ１３構成を示
しており、このＤＳＰブロック１１にはフラグレジスタ
１７、制御回ＦＮ１２０、及びＰＲＯＭを含むシーケン
サ部２１を有している。シーケンサ部２１はプログラム
カウンタ２２、スタックレジスタ２３、セレクタ２４、
ＰＲＯＭ２５、インストラクションレジスタ２６を有し
ている。また、２７及び２８はデータバスであり、デー
タバス２７はフラグレジスタ１７と状態レジスタ１５の
入出力信号を伝達する。制御回路２０はフラグレジスタ
１７の状態によりシーケンサ部２１を制御する。
しており、このＤＳＰブロック１１にはフラグレジスタ
１７、制御回ＦＮ１２０、及びＰＲＯＭを含むシーケン
サ部２１を有している。シーケンサ部２１はプログラム
カウンタ２２、スタックレジスタ２３、セレクタ２４、
ＰＲＯＭ２５、インストラクションレジスタ２６を有し
ている。また、２７及び２８はデータバスであり、デー
タバス２７はフラグレジスタ１７と状態レジスタ１５の
入出力信号を伝達する。制御回路２０はフラグレジスタ
１７の状態によりシーケンサ部２１を制御する。
また、第７図は状態レジスタ１６の回路構成を示してお
り、３１及び３２は状態書込み専用レジスタ、３３及び
３４は状態読出し専用レジスタである。３８はデータバ
スであり、３５及び３６は読出し専用レジスタからデー
タバスへの出力制御バッファである。３７は各種状態レ
ジスタの書込み、読出しタイミングを制御する制御回路
である。
り、３１及び３２は状態書込み専用レジスタ、３３及び
３４は状態読出し専用レジスタである。３８はデータバ
スであり、３５及び３６は読出し専用レジスタからデー
タバスへの出力制御バッファである。３７は各種状態レ
ジスタの書込み、読出しタイミングを制御する制御回路
である。
第７図及び第８図において、状態書込み専用レジスタ３
１．２２に書込まれたデータは、その出力信号３Ｃ１３
Ｄ及び状態読出し専用レジスタ３３．３４に書込まれる
信号３Ｅ、３Ｆとともに集線された信号としてデータバ
ス２７を介してＤＳＰブロック１１のフラグレジスタ１
７に送られる。
１．２２に書込まれたデータは、その出力信号３Ｃ１３
Ｄ及び状態読出し専用レジスタ３３．３４に書込まれる
信号３Ｅ、３Ｆとともに集線された信号としてデータバ
ス２７を介してＤＳＰブロック１１のフラグレジスタ１
７に送られる。
ＤＳＰブロック１１のシーケンサ部２１はフラグレジス
タ１７の状態を読んで、プログラムカウンタ２２を起動
し、その出力によって指定されたアドレスに相当するデ
ータをＰＲＯＭ２５から呼び出し、インストラクション
レジスタ２６に書き込む。そして、インストラクション
レジスタ２６の出力結果により、さらに他のフラグレジ
スタを検索し、さらにプログラムカウンタ２２、スタッ
クレジスタ２３、セレクタ２４を制御して、次のＦＲＯ
Ｍアドレスを決定していく。
タ１７の状態を読んで、プログラムカウンタ２２を起動
し、その出力によって指定されたアドレスに相当するデ
ータをＰＲＯＭ２５から呼び出し、インストラクション
レジスタ２６に書き込む。そして、インストラクション
レジスタ２６の出力結果により、さらに他のフラグレジ
スタを検索し、さらにプログラムカウンタ２２、スタッ
クレジスタ２３、セレクタ２４を制御して、次のＦＲＯ
Ｍアドレスを決定していく。
フラグレジスタ１７は、各種動作モード及びそれに付随
するフィルタモードの設定などに割当てられており、そ
の内容は状態レジスタ１６の情報により任意に設定する
ことが可能である。同時に、ＤＳＰブロック１１の演算
結果により設定されたフラグレジスタ設定信号はデータ
バス２８を介してフラグレジスタ１７に渡され、さらに
データバス２７を介して状態レジスタ１６に渡され外部
インタフェースを介してポストコンピュータで知ること
ができる。これら、フラグレジスタ１７と状態レジスタ
１６との信号のやり収りは、基本サンプリングクロック
のタイミングに同期して行われ、各サンプリング処理ご
とにその内容が更新される。
するフィルタモードの設定などに割当てられており、そ
の内容は状態レジスタ１６の情報により任意に設定する
ことが可能である。同時に、ＤＳＰブロック１１の演算
結果により設定されたフラグレジスタ設定信号はデータ
バス２８を介してフラグレジスタ１７に渡され、さらに
データバス２７を介して状態レジスタ１６に渡され外部
インタフェースを介してポストコンピュータで知ること
ができる。これら、フラグレジスタ１７と状態レジスタ
１６との信号のやり収りは、基本サンプリングクロック
のタイミングに同期して行われ、各サンプリング処理ご
とにその内容が更新される。
第８図は一般的な周辺回路との接続インタフェイスの構
成を示す構成図であり、４０はホストマイクロコンピュ
ータ、４１．４２及び４３は周辺回路、４４は共通のデ
ータバス、４５はチップセレクト及びアドレス信号であ
り、４５の書込み、読出し制御信号を用いて、ポストマ
イクロコンピュータ４０とその周辺回路４１乃至４３を
接続している。
成を示す構成図であり、４０はホストマイクロコンピュ
ータ、４１．４２及び４３は周辺回路、４４は共通のデ
ータバス、４５はチップセレクト及びアドレス信号であ
り、４５の書込み、読出し制御信号を用いて、ポストマ
イクロコンピュータ４０とその周辺回路４１乃至４３を
接続している。
以上述べたように、本実施例においては、プロセッサ１
０のＤＳＰブロック１１は状態レジスタ１６を仲介して
、外部機器であるコンピュータ等に接続できる。そして
、この外部機器から状態レジスタ１６に通信モード設定
の指令が入力されると、状態レジスタ１６はフラクレジ
ス１７のフラグ内容を設定する。共通プログラムエリア
はフラグレジスのフラグ内容に基つき第一又は第二のプ
ログラムエリアの選択を行い、通信モードを設定できる
。
０のＤＳＰブロック１１は状態レジスタ１６を仲介して
、外部機器であるコンピュータ等に接続できる。そして
、この外部機器から状態レジスタ１６に通信モード設定
の指令が入力されると、状態レジスタ１６はフラクレジ
ス１７のフラグ内容を設定する。共通プログラムエリア
はフラグレジスのフラグ内容に基つき第一又は第二のプ
ログラムエリアの選択を行い、通信モードを設定できる
。
このように、比較的少量のハードウェア増で汎用性に富
んだインタフェイスを実現でき、通信モードの選択が可
能となる。
んだインタフェイスを実現でき、通信モードの選択が可
能となる。
以上説明したように、本発明によれば、汎用のマイクロ
プロセッサとのインタフェースが可能になるので、ＤＳ
Ｐブロック内のフラグレジスタとの間で、基本サンプリ
ングクロックに同期して、状態設定情報を伝達しあうこ
とにより、プロセッサの通信モードを自由に設定できる
という効果を有する。
プロセッサとのインタフェースが可能になるので、ＤＳ
Ｐブロック内のフラグレジスタとの間で、基本サンプリ
ングクロックに同期して、状態設定情報を伝達しあうこ
とにより、プロセッサの通信モードを自由に設定できる
という効果を有する。
第１図は本発明に係る音声帯域処理プロセッサの一実施
例を示す構成図、 第２図は従来の音声帯域処理プロセッサの一例を示ず構
成図、 第３図は第２図のプロセッサに適用可能なアナログフロ
ントエンドＬＳＩの構成図、 第４図は第２図のプロセッサに適用可能なアナログフロ
ントエンドＬＳＩの池の例を示す構成図、第５図は従来
の音声帯域処理プロセッサの他の例を示す構成図、 第６図は本実施例のフラグレジスタと状態レジスタを示
ず構成図、 第７図は本実施例の状態レジスタを示す構成図、第８図
は一般的なポストコンピュータと周辺回路の接続を示す
説明図である。 １０・・・音声帯域信号処理プロセッサ、１１・・・Ｄ
ＳＰブロック （デジタル信号処理手段）、 １２・・・サンプリング周波数変換回路、１３・・・Δ
−Σ型Ｄ／Ａ変換器、 １４・・・Δ−Σ型Ａ／Ｄ変換器、 １６・・・状態レジスタ、 １７・・・フラグレジスタ。 ／ｄ−来めにのマフロアー７０ントエン）”ＬＳＩ第４
因 特許出願人 沖電気工業株式会社 代理人 弁理士 前 １） 実 第５０
例を示す構成図、 第２図は従来の音声帯域処理プロセッサの一例を示ず構
成図、 第３図は第２図のプロセッサに適用可能なアナログフロ
ントエンドＬＳＩの構成図、 第４図は第２図のプロセッサに適用可能なアナログフロ
ントエンドＬＳＩの池の例を示す構成図、第５図は従来
の音声帯域処理プロセッサの他の例を示す構成図、 第６図は本実施例のフラグレジスタと状態レジスタを示
ず構成図、 第７図は本実施例の状態レジスタを示す構成図、第８図
は一般的なポストコンピュータと周辺回路の接続を示す
説明図である。 １０・・・音声帯域信号処理プロセッサ、１１・・・Ｄ
ＳＰブロック （デジタル信号処理手段）、 １２・・・サンプリング周波数変換回路、１３・・・Δ
−Σ型Ｄ／Ａ変換器、 １４・・・Δ−Σ型Ａ／Ｄ変換器、 １６・・・状態レジスタ、 １７・・・フラグレジスタ。 ／ｄ−来めにのマフロアー７０ントエン）”ＬＳＩ第４
因 特許出願人 沖電気工業株式会社 代理人 弁理士 前 １） 実 第５０
Claims (1)
- 【特許請求の範囲】 デジタル信号をアナログ信号に変換するＤ／Ａ変換手段
と、 アナログ信号をデジタル信号に変換するＡ／Ｄ変換手段
と、 上記Ｄ／Ａ変換手段に入力されるデジタル信号又は上記
Ａ／Ｄ変換手段から出力されるデジタル信号に所定の通
信モードで信号処理を施すデジタル信号処理手段とを有
する音声帯域信号処理プロセッサにおいて、 上記デジタル信号処理手段に、上記通信モードを設定す
る共通プログラムエリアと、第一の通信モード処理を行
う第一のプログラムエリアと、第二の通信モード処理を
行う第二のプログラムエリアとを有するシーケンサ部と
、 上記第一又は第二のプログラムエリアの選択を行うため
のフラグを上記共通プログラムエリアに設定して通信モ
ードを選択するフラグレジスタとを備え、 さらに上記フラグレジスのフラグ内容を設定する状態レ
ジスタを備えたことを特徴とする音声帯域信号処理プロ
セッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165771A JP2655685B2 (ja) | 1988-07-01 | 1988-07-01 | 音声帯域信号処理プロセッサ |
| US07/373,682 US5034962A (en) | 1988-07-01 | 1989-06-28 | Voice-band signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165771A JP2655685B2 (ja) | 1988-07-01 | 1988-07-01 | 音声帯域信号処理プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0215725A true JPH0215725A (ja) | 1990-01-19 |
| JP2655685B2 JP2655685B2 (ja) | 1997-09-24 |
Family
ID=15818725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63165771A Expired - Fee Related JP2655685B2 (ja) | 1988-07-01 | 1988-07-01 | 音声帯域信号処理プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2655685B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11139150B2 (en) | 2013-03-12 | 2021-10-05 | Applied Materials, Inc. | Nozzle for multi-zone gas injection assembly |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5779751A (en) * | 1980-11-05 | 1982-05-19 | Nec Corp | Signal receiver |
| JPS62206917A (ja) * | 1986-03-06 | 1987-09-11 | Fujitsu Ten Ltd | ラジオ受信機 |
| JPS6338997A (ja) * | 1986-08-04 | 1988-02-19 | 富士通株式会社 | デイジタル・フイルタ |
| JPH01280936A (ja) * | 1988-05-07 | 1989-11-13 | Fujitsu Ltd | 符号復号処理制御方式 |
-
1988
- 1988-07-01 JP JP63165771A patent/JP2655685B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5779751A (en) * | 1980-11-05 | 1982-05-19 | Nec Corp | Signal receiver |
| JPS62206917A (ja) * | 1986-03-06 | 1987-09-11 | Fujitsu Ten Ltd | ラジオ受信機 |
| JPS6338997A (ja) * | 1986-08-04 | 1988-02-19 | 富士通株式会社 | デイジタル・フイルタ |
| JPH01280936A (ja) * | 1988-05-07 | 1989-11-13 | Fujitsu Ltd | 符号復号処理制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11139150B2 (en) | 2013-03-12 | 2021-10-05 | Applied Materials, Inc. | Nozzle for multi-zone gas injection assembly |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2655685B2 (ja) | 1997-09-24 |
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Legal Events
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|---|---|---|---|
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