JPH02157932A - variable length data processing device - Google Patents
variable length data processing deviceInfo
- Publication number
- JPH02157932A JPH02157932A JP31134588A JP31134588A JPH02157932A JP H02157932 A JPH02157932 A JP H02157932A JP 31134588 A JP31134588 A JP 31134588A JP 31134588 A JP31134588 A JP 31134588A JP H02157932 A JPH02157932 A JP H02157932A
- Authority
- JP
- Japan
- Prior art keywords
- data
- variable length
- processing
- length data
- storage means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、外部記憶手段に記憶された可変長データを
処理する処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a processing device for processing variable length data stored in external storage means.
[発明の概要コ
この発明は、上記のような処理装置において、区切デー
タで区分された外部記憶手段内の可変長データを内部記
憶手段の順次転送している際に、順次転送されてくる転
送データ列の中から予めされた区切データを検出し、こ
の区切データを検出した時点で転送処理を中止させ、そ
れまでに転送された可変長データを直ちにアクセスする
ことにより、外部記憶手段に記憶されたデータに対する
高速データ処理を実現したものである。[Summary of the Invention] This invention provides a processing device as described above, in which variable-length data in an external storage device divided by delimited data is sequentially transferred to an internal storage device. By detecting predetermined delimited data from a data string, stopping the transfer process when this delimited data is detected, and immediately accessing the variable length data transferred up to that point, the data is stored in the external storage means. This realizes high-speed data processing for
[従来の技術]
可変長データ形式でデータ処理を行う場合、処理された
可変長データは、ワード、レコード等の情報単位ごとの
区切りを示すデリミタコードにより区分されて、本体装
置内に組み込まれた内部記憶手段(RAM)に記憶され
、所望レコード、ワードの検索を行う際は、内部記憶手
段からデータ列をシーケンシャルに読出してデータ列上
でデリミタコードを検出することにより行う。[Prior Art] When data processing is performed in a variable-length data format, the processed variable-length data is separated by delimiter codes that indicate the division of information units such as words and records, and is stored in the main unit. The data is stored in an internal storage means (RAM), and a desired record or word is searched for by sequentially reading a data string from the internal storage means and detecting a delimiter code on the data string.
ところで、一般に、データ処理装置に於いて処理すべき
ファイルは複数有り、しかもそのデータ量は多い、従っ
て、固定長データ、或いは可変長データにて構成された
各ファイルの内容を、通常、記憶容量の大きな磁気ディ
スク等の外部記憶手段に保存している。そして、保存し
たファイルに対してデータ処理を行うときは、処理対象
ファイルの全データを外部記憶手段から内部記憶手段に
転送し、この後、内部記憶手段に書込まれたデータ列を
順次読出して処理対象となるエリア(処理対象ブロック
)を抽出し、この抽出した処理対象ブロック内でワード
処理、レコード処理等の各種処理を行っている。By the way, in general, there are multiple files to be processed in a data processing device, and the amount of data is large. Therefore, the contents of each file composed of fixed-length data or variable-length data are usually The information is stored on external storage means such as a large magnetic disk. When performing data processing on the saved file, all data of the file to be processed is transferred from the external storage means to the internal storage means, and then the data strings written in the internal storage means are sequentially read out. An area to be processed (block to be processed) is extracted, and various processes such as word processing and record processing are performed within this extracted block to be processed.
[発明が解決しようとする課題]
しかし、処理対象ブロックがファイル内の全データであ
れば問題ないが、処理対象ブロックがファイル内の一部
、例えばルコード、1ワード等にすぎない場合にも、処
理対象ファイル内の全データを外部記憶手段から内部記
憶手段に転送するため、処理対象ブロックに対する実際
の処理と比較して転送処理が大きなものとなり、処理時
間が長くなり、処理に無駄があった。[Problems to be Solved by the Invention] However, there is no problem if the block to be processed is all the data in the file, but even if the block to be processed is only a part of the file, such as a code or one word, Because all data in the file to be processed is transferred from external storage to internal storage, the transfer process is larger than the actual processing of the block to be processed, resulting in longer processing time and wasted processing. .
この発明の課題は、外部記憶手段に記憶された指定に係
る処理対象ブロック内の可変長データに対するデータ処
理を高速に行えるようにすることである。An object of the present invention is to enable high-speed data processing of variable-length data within a specified processing target block stored in an external storage means.
[課題を解決するための手段] この発明の手段は次の通りである。[Means to solve the problem] The means of this invention are as follows.
外部記憶手段a(第1図の機能ブロック図を参照、以下
同じ)は、磁気ディスク等の記憶手段でありこ可変長デ
ータ及びこの可変長データを区分するための各種区切デ
ータを連続的に記憶する。The external storage means a (see the functional block diagram in FIG. 1, the same applies hereinafter) is a storage means such as a magnetic disk, and continuously stores variable length data and various delimiter data for dividing this variable length data. do.
内部記憶手段すは、半導体メモリ等の記憶手段であり、
外部記憶手段aに比べて高速アクセスが可能である。The internal storage means is a storage means such as a semiconductor memory,
Faster access is possible compared to external storage means a.
転送手段Cは、実際にデータ処理を行う前に、外部記憶
手段aに記憶された可変長データを内部記憶手段すに順
次転送する。The transfer means C sequentially transfers the variable length data stored in the external storage means a to the internal storage means before actually performing data processing.
判別手段dは、転送手段Cにる1データ転送毎にその転
送データの内容を検出し、その検出されたデータが予め
指定された区切データであるか否を判別する。The determining means d detects the contents of the transferred data every time the transfer means C transfers one data, and determines whether the detected data is delimited data specified in advance.
制御手段eは、転送データが予め指定された区切データ
である際、転送手段Cの転送処理を中止させ、それまで
に内部記憶手段すに転送された可変長データに対するデ
ータ処理を許可する。When the transfer data is prespecified delimited data, the control means e stops the transfer process of the transfer means C and permits data processing of the variable length data that has been transferred to the internal storage means until then.
[作用] この発明の手段の作用は次の通りである。[Effect] The operation of the means of this invention is as follows.
今、外部記憶手段aには可変長ワード、可変長レコード
が、各々ワード用デリミタ・コード、レコード用デリミ
タコード等の各種区切データで区切られて記憶されてお
り、このうちの1ワードからなる可変長データをデータ
処理対象ブロックとみなしてデータ処理を行いたいとす
る。Currently, variable length words and variable length records are stored in the external storage means a, each separated by various delimiter data such as a word delimiter code and a record delimiter code. Let us assume that we want to process long data by regarding it as a block to be processed.
データ転送指示が与えられると、転送手段Cは、外部記
憶手段a内の可変長データを先頭から順次、内部記憶手
段すに転送する。When a data transfer instruction is given, the transfer means C sequentially transfers the variable length data in the external storage means a to the internal storage means from the beginning.
この際、判別手段dは、データが転送されてくるごとに
、その転送データの内容を検出し、その転送データが予
め指定されたワード区切用デリミタコードであるか否を
判別する。At this time, the determining means d detects the contents of the transferred data each time data is transferred, and determines whether the transferred data is a pre-specified word delimiter code.
そして、中止手段eは、転送データが予め指定されたワ
ード区切用デリミタコードであると判別されたときは、
その判別結果に応答して、転送手段Cに対して直ちに転
送処理を中止させる。Then, when the canceling means e determines that the transfer data is a pre-designated word delimiter code,
In response to the determination result, the transfer means C is immediately made to stop the transfer process.
この後、制御手段eは、それまでに内部記憶手段すに転
送された可変長データ、すなわち、1ワードからなるデ
ータに対するデータ処理を許可し、データ処理を直ちに
行う。Thereafter, the control means e permits data processing of the variable length data transferred to the internal storage means, that is, data consisting of one word, and immediately performs the data processing.
従って、外部記憶手段に記憶された指定に係る処理対象
ブロック内の可変長データに対するデータ処理を高速に
行うことができる。Therefore, it is possible to perform data processing at high speed on variable length data within the specified processing target block stored in the external storage means.
[実施例]
以下、実施例を第2図及び第3図を参照しながら説明す
る。[Example] Hereinafter, an example will be described with reference to FIGS. 2 and 3.
組成
第2図は、実施例による可変長データ処理装置の概略ブ
ロック構成図である。Composition FIG. 2 is a schematic block diagram of a variable length data processing device according to an embodiment.
この可変長データ処理装置は、CPU1の制御の下に、
ROM2に予め格納されたプログラムに従って、可変長
データ形式でファイル処理等の各種のデータ処理業務を
行うものであり、その際、制御回路3は各可変長データ
の識別処理や、DMAIII御回路4に対回路4動、停
止の指示等を行い、D M A $)御回路4は磁気デ
ィスク5とRAM6間のDMA(Direct Me
mory Access)転送処理を行う。This variable length data processing device is under the control of the CPU 1.
It performs various data processing tasks such as file processing in variable-length data format according to programs stored in advance in the ROM 2. At that time, the control circuit 3 performs identification processing of each variable-length data and sends information to the DMA III control circuit 4. The DMA control circuit 4 instructs the DMA control circuit 4 to operate and stop the DMA control circuit 4 between the magnetic disk 5 and the RAM 6.
(Mory Access) Performs transfer processing.
上記DMA制御回路4によるDMA転送処理は、磁気デ
ィスク5内の可変長データに対する処理を高速に実行す
るなめに、データ処理に先立って、CPU1が高速アク
セスし得ない磁気ディスク5から高速アクセス可能なR
AM6に、予め可変長データを転送しておき、以後RA
M6に対してアクセスしてデータ処理を行うために行わ
れる。In the DMA transfer process by the DMA control circuit 4, in order to process the variable length data in the magnetic disk 5 at high speed, prior to data processing, the CPU 1 performs high-speed access from the magnetic disk 5 which cannot be accessed at high speed. R
Transfer variable length data to AM6 in advance, and then transfer it to RA
This is done to access M6 and perform data processing.
なお、可変長データのデータ形式による新規ファイル作
成処理等は、RAM6上で行われる。その際、新たに生
成された各可変長データには、データの区切りを示すデ
リミタコードが付加される。Note that the process of creating a new file in the variable-length data format is performed on the RAM 6. At this time, a delimiter code indicating a data delimiter is added to each newly generated variable length data.
その後、その可変長データは磁気ディスク5に転送され
保存される。その後、磁気ディスク5に保存されたファ
イルに対して更新処理を行うときは、指定されたブロッ
クの可変長データのみがRAM6に読み出され、RAM
6上で更新処理が行われる。Thereafter, the variable length data is transferred to the magnetic disk 5 and stored. After that, when updating the file stored on the magnetic disk 5, only the variable length data of the specified block is read out to the RAM 6, and
Update processing is performed on 6.
ファイル処理に際して使用されるデリミタコードとして
は、第3図にシンボルで示した“2°。The delimiter code used during file processing is "2°", which is shown as a symbol in Figure 3.
゛(”゛)”の3種類があり、°゛2°゛はトラックエ
ンド、“(°゛はレコードスタート、゛)′°はワード
エンドを示している。なお、図中の“d”は各可変長ワ
ードのワード内容を示すデータであり、このデータ・d
、および上記各デリミタコードは、CPUIの処理単位
である2バイトで構成されている。There are three types: ゛("゛)". °゛2°゛ indicates the track end, "(°゛" indicates the record start, and ゛)'° indicates the word end. This data indicates the word content of each variable length word, and this data d
, and each of the above delimiter codes is composed of 2 bytes, which is a processing unit of the CPUI.
制御回路3は、上記の処理を行うに際し、命令コード・
レジスタIR、デリミタ種しジスタDR5命令デコーダ
DEC、リードバッファBu、デリミタ比較回路7を活
用する。When the control circuit 3 performs the above processing, the control circuit 3 inputs an instruction code and
The register IR, delimiter seed register DR5, instruction decoder DEC, read buffer Bu, and delimiter comparison circuit 7 are utilized.
すなわち、命令コード・レジスタIRは、CPU1から
選択的に供給されたマクロ命令コードを一時的に記憶す
るレジスタであり、この命令コード・レジスタIR内の
マクロ命令コードは、命令デコーダDECに供給されて
解析される。そして、制御回路3はその解析結果に応じ
て、各種の制御信号を生成し、上記のようなΦII御を
行う、また、デリミタ種レジスタDRには、任意に指定
された種類のデリミタコードが予めセットされ、リード
バッファBuには、磁気ディスク5から読出されデータ
バスDBを介して転送されてきた可変長データ、及びデ
リミタコードが格納される。That is, the instruction code register IR is a register that temporarily stores macro instruction codes selectively supplied from the CPU 1, and the macro instruction codes in this instruction code register IR are supplied to the instruction decoder DEC. Parsed. Then, the control circuit 3 generates various control signals according to the analysis results and performs the ΦII control as described above. Also, the delimiter type register DR contains a delimiter code of an arbitrarily specified type in advance. The variable length data read from the magnetic disk 5 and transferred via the data bus DB and the delimiter code are stored in the read buffer Bu.
そして、デリミタ検出回路7は、リードバッフアBu内
にデータが格納されるごとに、そのデータとデリミタ種
レジスタDRにセットされたデリミタコードとを比較し
、両者が一致するときは、検出信号S1を制御回路3に
出力する。 i!II御回路3は、その検出信号S1に
基づいて、DMA制御回路4に対し転送中止信号S2を
出力し、磁気ディスク5からRAM6へのデータ転送を
中止させる。Each time data is stored in the read buffer Bu, the delimiter detection circuit 7 compares the data with the delimiter code set in the delimiter type register DR, and when the two match, controls the detection signal S1. Output to circuit 3. i! Based on the detection signal S1, the II control circuit 3 outputs a transfer stop signal S2 to the DMA control circuit 4 to stop data transfer from the magnetic disk 5 to the RAM 6.
軌作 次に実施例の動作を説明する。track production Next, the operation of the embodiment will be explained.
今、磁気ディスク5に可変長データ形式で作成されたフ
ァイルが格納された状態で、図示省略したキー人力部の
操作により“ディスクデータ処理゛。Now, with the file created in the variable length data format stored on the magnetic disk 5, "disk data processing" is performed by operating a key human power section (not shown).
が指示され、ファイル名とデリミタコードが指定入力さ
れたものとする。is specified and the file name and delimiter code are specified and input.
この場合、CPUIは、指示された゛ディスクデータ処
理”に対応するマクロ命令コードを命令コード・レジス
タIRにセットし、指定されたファイル名をDMA制御
回路4に与え、指定されたデリミタコードをデリミタ種
レジスタDRにセットする。In this case, the CPUI sets the macro instruction code corresponding to the instructed "disk data processing" in the instruction code register IR, gives the specified file name to the DMA control circuit 4, and sets the specified delimiter code to the delimiter type. Set in register DR.
そして、命令コード・レジスタIRにセットされたマク
ロ命令コードは命令デコーダDECにより解析され、そ
の解析結果が、制御回路3に通知される。The macro instruction code set in the instruction code register IR is analyzed by the instruction decoder DEC, and the control circuit 3 is notified of the analysis result.
そして、制御回路3に対して起動信号S3を出力する。Then, a start signal S3 is output to the control circuit 3.
この起動信号S3に呼応して、制御回路3は、DMAリ
クエスト信号S4をDMA制御回路4に対して出力する
。In response to this activation signal S3, the control circuit 3 outputs a DMA request signal S4 to the DMA control circuit 4.
D M A III御回路4は、上記リクエスト信号S
4に応答してDMAアクノリッジ信号S5を制御回路3
に対して出力すると共に、上記ファイル名を磁気ディス
ク5上で検索し、検索したファイル名のファイル内の可
変長ワード、及びデリミタコードを、先頭から順次読出
し、データバスDBを介してRAM6に順次転送する。The DMA III control circuit 4 receives the request signal S
4, the DMA acknowledge signal S5 is sent to the control circuit 3.
At the same time, the above file name is searched on the magnetic disk 5, and the variable length words and delimiter codes in the file with the searched file name are read out sequentially from the beginning, and sequentially stored in the RAM 6 via the data bus DB. Forward.
この際、上記可変長ワード、及びデリミタコードは、リ
ードバッファBuにも転送され格納される。そして、デ
リミタ検出回路7は、リードバッファBuに格納された
デリミタコードと、デリミター、レジスタDRにセット
されたデリミタコードとを順次比較していく、そして、
両者が一致すると、検出信号S1を制御回路3に出力す
る。At this time, the variable length word and delimiter code are also transferred and stored in the read buffer Bu. Then, the delimiter detection circuit 7 sequentially compares the delimiter code stored in the read buffer Bu with the delimiter code set in the delimiter register DR, and
When the two match, a detection signal S1 is output to the control circuit 3.
制御回路3は、この検出信号S1が入力されると、DM
A制御回路4に対し転送中止指令信号S2を出力する。When the control circuit 3 receives this detection signal S1, the DM
A transfer stop command signal S2 is output to the A control circuit 4.
この転送中止指令信号S2に基づいて、DMA制御回路
4はDMA転送を中止する。Based on this transfer stop command signal S2, the DMA control circuit 4 stops the DMA transfer.
この後、制御回路3はデータ処理許可信号S6をCPU
1に出力してバス制御権をCPU1に返す。After this, the control circuit 3 sends the data processing permission signal S6 to the CPU.
1 and returns the bus control right to CPU1.
CPUIは、データ処理許可信号S6に応答して、RA
M6にそれまでに転送されたデータを処理対象のデータ
ブロックとみなし、そのデータブロックに対して所望の
データ処理を直ちに行う。In response to the data processing permission signal S6, the CPUI
The data transferred to M6 up to that point is regarded as a data block to be processed, and desired data processing is immediately performed on the data block.
例えば、第3図に示したような可変長ワード列で形成さ
れた磁気ディスク5内のファイルが、処理対象のファイ
ルとして指定されたときは、その先頭から順次読出して
RAM6に転送していき、第3図(a)に示したように
、指定されたデリミタがワードエンドであれば、最初の
ワードエンドを示すデリミタコードが転送された段階で
、DMA転送を中止する。同様に、指定されたデリミタ
がレコードスタート、トラックエンドであれば、各々、
最初のレコードスタート、トラックエンドを示すデリミ
タコードが転送された段階で、DMA転送を中止する(
第3図(b)、(C)参照)。For example, when a file in the magnetic disk 5 formed of a variable length word string as shown in FIG. 3 is specified as a file to be processed, the file is sequentially read from the beginning and transferred to the RAM 6. As shown in FIG. 3(a), if the designated delimiter is a word end, the DMA transfer is stopped when the first delimiter code indicating the word end is transferred. Similarly, if the specified delimiter is record start or track end, respectively,
DMA transfer is stopped when the delimiter code indicating the first record start and track end is transferred (
(See Figures 3(b) and (C)).
この様に、指定ファイルの全てを転送することなく、最
初の指定デリミタまでの可変長データのみを転送し、そ
の転送データに対して直ちにアクセスする。In this way, only the variable length data up to the first specified delimiter is transferred without transferring the entire specified file, and the transferred data is immediately accessed.
なお、この発明は、上述の実施例に限定されることなく
、例えば、処理対象ブロックの指定は、OO番目のXX
種類のデリミタからΔΔ番目の77種類のデリミタまで
といったような指定でも良い、更に、1種頚のデリミタ
のみが使用されている場合にも適用できる。Note that the present invention is not limited to the above-described embodiments; for example, the designation of the block to be processed is the OOth block XX
It is also possible to designate from the delimiter of the type to the 77th delimiter of the ΔΔ-th type. Furthermore, it can be applied even when only the delimiter of the first type is used.
[発明の効果コ
この発明によれば、外部記憶手段内の指定ファイルの全
ての可変長データ、及び区切データを内部記憶手段に転
送することなく、指定ブロック内のデータのみを転送す
るので、無駄な転送を行わなくても済む、また、転送終
了後、直ちに転送データに対してアクセスを行うことが
できる。従って、指定ブロックに対するデータ処理に迅
速に着手でき、業務処理の効率化を図ることが可能とな
る。[Effects of the Invention] According to this invention, only the data in the specified block is transferred without transferring all the variable length data and delimited data of the specified file in the external storage means to the internal storage means, thereby reducing waste. Further, the transferred data can be accessed immediately after the transfer is completed. Therefore, data processing for the specified block can be started quickly, and it is possible to improve the efficiency of business processing.
第1図は本発明の機能ブロック図、第2図は実施例のブ
ロック構成図、第3図はDMA処理内容を具体的に説明
するための図である。
1−・・CPU、2−・ROM、3・・・制゛°御回路
、4−・DMA制御回路、5−・・磁気ディスク、6・
・・RAM、7・・・デリミタ検出回路、DR・・・デ
リミタ種レジスタ。FIG. 1 is a functional block diagram of the present invention, FIG. 2 is a block diagram of an embodiment, and FIG. 3 is a diagram specifically explaining the contents of DMA processing. 1--CPU, 2--ROM, 3--control circuit, 4--DMA control circuit, 5--magnetic disk, 6--
...RAM, 7...Delimiter detection circuit, DR...Delimiter type register.
Claims (1)
た可変長データを記憶する外部記憶手段と、この外部記
憶手段に記憶された上記可変長データを内部記憶手段に
順次転送する転送手段とを有し、上記内部記憶手段に記
憶された可変長データに対してデータ処理を行う可変長
データ処理装置において、 上記転送手段による1データ転送毎にその転送データの
内容を検出し、その検出されたデータが予め指定された
区切データであるか否を判別する判別手段と、 転送データが予め指定された区切データであると判別さ
れた際、上記転送手段の転送処理を中止させ、上記内部
記憶手段に転送された可変長データに対する処理を許可
する制御手段と、 を備えたことを特徴とする可変長データ処理装置。[Claims] External storage means for storing variable length data separated by various delimiter data defining data processing units, and sequentially transferring the variable length data stored in the external storage means to internal storage means. A variable length data processing device having a transfer means for performing data processing on variable length data stored in the internal storage means, detecting the contents of the transferred data each time the transfer means transfers one data. , a determining means for determining whether or not the detected data is prespecified delimited data; and a discriminating means for discontinuing the transfer process of the transfer means when it is determined that the transferred data is prespecified delimited data. A variable length data processing device comprising: a control means for permitting processing of the variable length data transferred to the internal storage means;
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31134588A JPH02157932A (en) | 1988-12-09 | 1988-12-09 | variable length data processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31134588A JPH02157932A (en) | 1988-12-09 | 1988-12-09 | variable length data processing device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02157932A true JPH02157932A (en) | 1990-06-18 |
Family
ID=18016030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31134588A Pending JPH02157932A (en) | 1988-12-09 | 1988-12-09 | variable length data processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02157932A (en) |
-
1988
- 1988-12-09 JP JP31134588A patent/JPH02157932A/en active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0248931B2 (en) | ||
| US5519860A (en) | Central processor index sort followed by direct record sort and write by an intelligent control unit | |
| EP0240606A2 (en) | Pipe-line processing system and microprocessor using the system | |
| JPH02157932A (en) | variable length data processing device | |
| JP2895892B2 (en) | Data processing device | |
| JPH082727Y2 (en) | Programmable sequencer | |
| JPS635432A (en) | Microprocessor | |
| JPS61221952A (en) | Method for processing channel program | |
| JPH04181454A (en) | Data access controller | |
| JPH02157934A (en) | variable length data processing device | |
| JPH03260870A (en) | Projection system for data base assist | |
| JPS62147545A (en) | Transfer command processing method in information processing equipment | |
| JPS62186328A (en) | Sort processing system | |
| JPH02257284A (en) | Data processor | |
| JPS63142416A (en) | Input/output control system | |
| JPS6380324A (en) | Microcomputer circuit | |
| JPS6272036A (en) | Operating system task management method | |
| JPH10254698A (en) | Information processing device | |
| JPS61221845A (en) | Producing system for invalidated address of buffer memory | |
| JPS59116999A (en) | Memory destruction verifying system | |
| JPS5829046A (en) | Memory sorting system | |
| JPH1027153A (en) | Bus transfer device | |
| JPS63155346A (en) | Ram check system | |
| JPH02292635A (en) | variable length data processing device | |
| JPS5924487A (en) | System for controlling reference bit |