JPH0215950B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、少なくとも２線構成の電源兼信号回
路が構成されることによつてメモリカセツトをア
ダプタ等の本体装置にセツトするコネクタの接続
状態を監視するメモリカセツトのセツト状態監視
装置に関し、特にメモリカセツトを動作させるう
えで必要な電源兼信号線を使用して、新たな検出
用の信号線の追加なしにメモリカセツト状態を監
視するようにしたものである。

〔発明の技術的背景と問題点〕

最近、プログラム、データを記憶するための外
部記憶装置として、磁気テープカセツトと共にバ
ブルメモリや半導体メモリを内蔵したメモリカセ
ツトが実用化されている。このメモリカセツトは
記憶、読出しにデータの変復調を必要とせず、又
駆動機構を必要としない。従つて、メモリカセツ
トはデータの信頼性が高く、装置が小型化でき、
また故障が少ないというメモリがある。

このようなメモリカセツトは、 第１図に示す様に、メモリカセツト３のコネク
タ３′とアダプタ２のコネクタ２″を接続し、更に
アダプタ２は接続線の先端に設けられたコネクタ
２′を数値制御装置（NC）等の主本体装置１に
接続し、副本体としてのアダプタ２の読出し制御
を受けてメモリカセツト３に記憶されたプログラ
ム、データ等をアダプタ２を介し本体装置１のメ
モリ等にロードするのに用いられる。本体装置１
はこのロードされたプログラム、データ等を用い
て所望の処理を実行する。従つて、本体装置１に
は予じめ必要なプログラム、データ等を記憶して
いなくても、稼動中に必要が生じた時点で、アダ
プタ２をコネクタ２′により接続し、更に必要な
プログラム、データ等の記憶されたメモリカセツ
ト３をコネクタ２″，３′を介してアダプタ２に接
続して、メモリカセツト３のプログラム、データ
等を自己のメモリにロードすれば所望の処理を実
行できる。ここで、メモリカセツト３には一般に
は駆動のための電源を持つていないので、電源は
本体装置１からアダプタ２を介し供給される。ま
た、アダプタ２とメモリカセツト３とはコネクタ
２″，３′のいずれかが雄型、雌型となつていて機
械的結合によつて電気的接続が行なわれ、人手に
よつてその着脱が行なわれる。そして、アダプタ
２の制御回路はメモリカセツトの接続を検知し
て、本体装置１の指示により、メモリカセツト３
の記憶内容を読出すものである。

このような構成において、従来アダプタ２はカ
セツト３が接続されていない場合でも、アダプタ
２からカセツト３へ供給されるアダプタ側電源は
オン状態にあり、また、カセツト・アダプタ間の
インターフエイス信号はアクテイブの状態であつ
た。一方、前述のコネクタによる機械的結合にお
いては、コネクタのピンが多数あるため、メモリ
カセツト３とアダプタ２のコネクタ接続の際、コ
ネクタの多数のピンが同時に接触することは殆ん
どなく、多数のピンが順次接触して結合されるこ
とになる。このため、コネクタのピンの接触順序
によつては、まわりこみの電圧によつて内蔵する
半導体メモリ、バブルメモリ等が破壊する恐れが
ある。例えば、電源から＋5Vが印加されたピン
が接触していて、接地ピンが接触していない一瞬
においては、他の接触ピンとの関係でまわりこみ
電圧が半導体メモリ等に付与される恐れがある。
従つてせつかく記憶された貴重なプログラム、デ
ータが破壊されたり、最悪の場合には半動体メモ
リ等そのものが破壊される恐れがある。同時に、
ピンの接触状態は、人手による挿入操作であれば
当然に、その挿入時に段階的に、かつ挿入動作毎
にそれをとりあつかう人間によつても変化する。
したがつてコネクタのピンの電位変化に基づいて
挿入状態を監視すると、挿入操作が行なわれる間
に電位が変化するから、いわゆるチヤタリングが
生じて不都合であつた。

このような情況下にあつて、完全にメモリカセ
ツトが本体に接続されたことを検知することは不
可欠であり、従来以下のような方策が講じられて
いた。

第２図は従来のメモリカセツトの挿入検出方式
回路図であり、メモリカセツト３はEEPROM
（電気的消去可能なプログラマブルROM）等の
半導体メモリ３ａ，３ｂが並列に複数接続されて
おり、電源供給ライン３ｆ，３ｇ、アースライン
３ｈ、挿入検出ルーブ３ｃが設けられている。図
においては、メモリカセツト３とアダプタ２とが
コネクタ３′，２″で接続されている状態を示し、
アダプタ２とメモリカセツト３の接続位置の丸印
はコネクタ２″と３′のピンが結合されていること
を示している。一方、アダプタ２には、電源供給
ライン２ｆ，２ｇと、接地された接地ライン２ｄ
と、インバータ回路２ｂ及びインバータ回路２ｂ
の出力で電源供給ライン２ｇへの電源電圧の供給
を制御したり、メモリカセツトの完全なセツト状
態の確認をしたりする制御回路２ａが設けられて
いる。アダプタ２には、その他にメモリカセツト
３や主本体装置１との信号のやりとりをする授受
回路やバツフアメモリ等が設けられているが、説
明を簡単にするために省略してある。

そこで、アダプタ２とメモリカセツト３が図の
如く結合されると、メモリカセツト３のアースラ
イン３ｈはアダプタ２の接地ライン２ｄに接続さ
れるので、検出ループ３ｃを介し、アダプタ回路
２のインバータ回路２ｂの入力は接地電位とな
り、インバータ回路２ｂから挿入検出信号が発生
され、制御回路２ａに通知される。一方、メモリ
カセツト３にはアダプタ２の電源供給ライン２
ｆ，２ｇから各々＋電源、−電源が、その電源供
給ライン３ｆ，３ｇに供給され、メモリカセツト
３のメモリ３ａ，３ｂや図示しないメモリ制御回
路で利用される。この場合にメモリカセツト３が
アダプタ２のコネクタ２″に挿入される瞬間には、
コネクタ２″のピンとコネクタ３′のピン全部が同
時に接触して結合するのではなく、一部のピンが
接触ししかもその接触状態は安定でない。このた
め、例えば、アースライン３ｈと接地ライン２ｄ
とがピンにより接触する前に電源供給ライン２
ｆ，３ｆ，２ｇ，３ｇが接触すると、コンデンサ
３ｄを介しメモリ３ａ，３ｂに−電源（−12V）
が付与されるばかりか、検出ループ３ｃを介して
−電源がアダプタ内部回路に付与され、メモリカ
セツト３のメモリ３ａ，３ｂが破壊されるばかり
でなく、アダプタ２の内部回路（インバータ回路
２ｂ等）も破壊される恐れがある。このため、ア
ースライン３ｈと接地ライン２ｄとがピンにより
接触すると出力される挿入検出信号によつ電源の
供給を開始すれば、アースライン３ｈと接地ライ
ン２ｄの接触前の破壊を防止できるが、前述の如
く接触状態は安定でなく、インバータ回路２ｂの
入力信号は第４図の如く、チヤタリング状態とな
り、接触後一定期間接触状態が安定しないので、
同様の問題が生ずる。

そこで、更に係る検出ループによる電位のまわ
り込みを防止するため、検出ループは他と電圧的
に絶縁してメモリカセツト３に設け、かつ挿入検
出も接触状態が安定したことを検出して行なうよ
うにしていた。

第３図はその検出方式のブロツク図で、第２図
に対応した状態を示してあり、第２図と同一のも
のは同一の記号で示してある。

第３図に示す検出装置が、第２図の検出方式と
相違するのは、検出ルーブ３ｅ及び監視回路２ｃ
に関する点である。すなわち第一にメモリカセツ
ト３の検出ループ３ｅはメモリカセツト３内の他
の回路、ラインと接続されておらず、電気的に絶
縁されて設けられていることである。即ち、検出
ループ３ｅのコネクタピンも電気的に絶縁されて
いる。このため、メモリカセツト３のアダプタ２
への挿入初期において、他のラインからの電位の
回り込みが生じないので、検出ループ３ｅを介し
ての悪影響が防止できる。

第二に、アダプタ２に監視回路２ｃが設けられ
ていることである。監視回路２ｃはインバータ回
路２ｂの入力に第４図の如くチヤタリングが含ま
れても、チヤタリングを除去し安定状態を検出す
るものである。

しかしながら、第３図のようなセツト状態監視
装置では、第２図のものに比較した場合、メモリ
カセツト３をアダプタ２等の本体装置にセツトす
るコネクタのピンの数が多くなる。したがつてコ
ネクタの接触状態を監視して、本体装置側からメ
モリカセツトのデータの読み出し書込みを制御す
るとき、カセツト３およびアダプタ２のピン数が
多いだけその接触不良が生じる確率は高くなり、
そのメンテナンスに問題があつた。また、従来の
メモリカセツトの挿入検出方式における検出装置
は、メモリカセツトの挿入操作時の接触状態に依
存するために誤動作を招来する恐れがあつた。

〔発明の目的〕

本発明の目的は、上記問題点を解決するために
メモリカセツトとアダプタを結合するコネクタの
ピン数を減らすことにより、コネクタ回路構成を
簡素化し、かつメモリカセツトの挿入操作時の接
触状態に依存することなく、コネクタの接続状態
を監視できるメモリカセツト状態監視装置を提供
することである。

本発明の他の目的は、メモリカセツトのセツト
状態の検出回路を設けると共にメモリカセツト側
においてオペレータがそのセツト状態を視認でき
るようにしたメモリカセツトのセツト状態監視方
式を提供することである。

本発明の更に他の目的は、上記コネクタのピン
の数を減らすために電源兼信号回路にメモリカセ
ツトのセツト状態検出用の電気素子を設けるよう
にした新規なメモリカセツトのセツト状態監視方
式を提供することにある。

〔発明の概要〕

メモリカセツトのセツト状態を監視するに際
し、アダプタとメモリカセツト間を接続する電源
兼信号線を２線となし、メモリカセツト側の２線
間に接続された電気素子と、この電気素子に流れ
る微小電流を電源兼信号回路を介して本体装置側
で受け取つてメモリカセツトのセツト状態を検出
する検出回路とを設け、メモリカセツトを動作さ
せるうえで必要な電源兼信号線を使用して、新た
な検出用の信号線の追加なしに、本来の動作範囲
外の微小な電流が流れるような電気素子として、
例えば、抵抗、発光ダイオード等を上記２線間に
接続するようにして、アダプタとメモリカセツト
間のコネクタのピン数の減少を図り、当該回路を
簡素化すると共にメモリカセツトの完全なセツト
状態の監視を常時確実に行ない得る様にする。

〔発明の構成〕

本発明は、少なくとも２線構成の電源兼信号回
路が構成されることによつてメモリカセツトをア
ダプタ等の本体装置にセツトするコネクタの接続
状態を監視し、本体装置側からメモリカセツトの
データの読み出し書込みを制御するようにしたメ
モリカセツトのセツト状態監視装置において、前
記メモリカセツト側の２線間に接続された電気素
子と、この電気素子に流れる微小電流を前記電源
兼信号回路を介して前記本体装置側で受け取つて
前記メモリカセツト状態を検出する検出回路とを
具備することを特徴とするメモリカセツトのセツ
ト状態監視装置である。

〔発明の実施例〕

以下、本発明の実施例を図面に従つて詳細に説
明する。なお、従来装置と同一部分には同一符号
を付し、その説明は省略する。

第５図に示す回路図において、メモリカセツト
３側にはバブルメモリ駆動装置４０が50Vの高圧
電源供給ライン３０ｆ，３０ｇ間に接続されてい
る。5Vの電源供給ライン３ｆ，３ｇ間はバブル
メモリ制御用の半導体装置３ｉ，３ｊ…が接続さ
れている。メモリカセツト３側の上記ライン３０
ｆ，３０ｇ間には、電気素子３ｚを接続する。こ
の電気素子３ｚはメモリカセツトのセツト状態を
検出する検出回路２ｈを動作させるに足る微小電
流を流す働きをする。そして検出回路２ｈは、こ
の微小電流を前記電源兼信号回路を介して前記本
体装置側で受け取つて前記メモリカセツトのセツ
ト状態を検出するのである。該電気素子３Ｚは抵
抗を用いることもできるし、発光ダイオードを接
続することもできる。要は、これらがメモリカセ
ツトのセツト状態の検出回路２ｈを動作させるに
足るメモリカセツトのセツト状態を検出するため
の電流を流す働きをするものであればどのような
ものでもよい。セツト状態の検出回路２ｈは一種
の電流検出器であり、Ａ点を流れる電流がある一
定値を越えた場合に制御回路２ａに信号を送る。
なお、メモリカセツト３とアダプタ２を接続する
コネクタには信号のやりとりのためのライン用の
ピンが設けられているが、説明を簡単にするた
め、省略してある。

ここで、電源に50Vが印加されているアダプタ
２にメモリカセツト３をコネクタの２本のピンを
介して機械的電気的に接続するとバブルメモリの
動作状態に関係なく電気素子３ｚには一定の電流
が流れる。該電流を少なくともメモリカセツトの
セツト状態の検出回路２ｈを動作させるに足りる
電流値として設定しておくことにより、該電流値
に基づいてアンプを介した設定電圧レベルを検出
し、メモリカセツトのセツト状態を検出すること
ができる。そして、当該検出回路２ｈからの出力
信号を受けて、つまりメモリカセツトの完全なセ
ツトを検出した上で制御回路２ａを動作させる。
制御回路が動作すると、本体装置からの指示に基
づいてメモリカセツトの記憶内容の読出し、或い
はメモリカセツトへの書込みを実行することがで
きる。しかし、メモリカセツトが完全にコネクタ
にセツトされていないかぎりは、電源回路が閉じ
た状態にはならず、したがつて上記検出回路２ｈ
には上記設定電流値を越える電流は流入せず、検
出回路２ｈが所定の電圧レベルを検出できないた
めに制御回路２ａは動作しない。つまり、メモリ
カセツトのセツトが不完全であれば、コネクタの
ピンは接触状態は不良となつて、検出回路２ｈは
動作しない。この様に、アダプタ２とメモリカセ
ツト３間を接続する少なくとも２線構成の電源兼
信号回路が構成され、メモリカセツト側の２線間
に電気素子を接続し、かつ本体装置側でメモリカ
セツトのセツト状態を検出する検出回路を設ける
ことによつて、アダプタ２にメモリカセツト３が
完全にセツトされた状態でメモリカセツト３側の
該２線３０ｆ，３０ｇ間に本体装置側に設けた検
出回路２ｈを動作させるに足りる電流を強制的に
流し得るのである。

次に、本発明の他の実施例について説明する。
第６図及び第７図はそれぞれこれらの実施例を示
した回路図であり、上記実施例との相違点は、電
気素子として抵抗３z′と発光ダイオード３z″をそ
れぞれ用いている。また、図には示されていない
がメモリカセツト３に用いられているメモリは半
導体メモリであり、３ａ，３ｂはこれら半導体メ
モリを制御するための半導体装置である。なお、
電源には12Vを印加するようにしている。。第７
図に示す例は、電気素子として発光ダイオードを
用いるようにしたので、メモリカセツトのセツト
状態をオペレータが身近に視認できる。

尚、本発明はこれらの実施例に限られず、本発
明の主旨の範囲内で種々の変形が可能であり、本
発明の範囲からこれを排除するものではない。

〔発明の効果〕

上述した様に、本発明は、本体装置とメモリカ
セツトを接続する電源回路を２線とし、メモリカ
セツト側の該２線間に本体装置にメモリカセツト
が完全にセツトされた状態で本体装置側に設けた
検出回路を動作させるに足る電流を強制的に流し
得る電気素子を設けるようにしたので、 (1) 当該メモリカセツトのセツト状態監視方式に
おけるコネクタのピン数を減少させることがで
き、ピン数の減少に伴なうメンテナンスを容易
にすることができる。

(2) 当該メモリカセツトのセツト状態監視方式の
回路構成が簡素化され、コストを低減できる。

(3) 当該メモリカセツトの挿入操作時の接触状態
にかかわりなく、メモリカセツトの完全なセツ
ト状態を常時確実に監視することができる。

(4) 電気素子として発光ダイオードを用いる場合
は、メモリカセツトのセツト状態をオペレータ
が身近において目で確認でき、メモリカセツト
のセツト状態が不良になつた様な場合に迅速に
対処可能であり、メモリカセツトのプログラ
ム・データの破壊等を防止することができる。

【図面の簡単な説明】

第１図はメモリカセツトの利用状態を説明した
ブロツク図、第２図乃至第４図は従来例の回路
図、第５図乃至第７図は本発明の実施例構成を示
す回路図である。 図中、１……本体装置、２……アダプタ、３…
…メモリカセツト、２′，２″，３′……コネクタ、
２ａ……制御回路、２ｈ……検出回路、３ａ，３
ｂ……半導体装置、３ｉ，３ｊ……半導体装置、
３ｚ……電気素子、３z′……抵抗、３z″……発光
ダイオード。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも２線構成の電源兼信号回路が構成
   されることによつてメモリカセツトをアダプタ等
   の本体装置にセツトするコネクタの接続状態を監
   視し、本体装置側からメモリカセツトのデータの
   読み出し書込みを制御するようにしたメモリカセ
   ツトのセツト状態監視装置において、前記メモリ
   カセツト側の２線間に接続された電気素子と、こ
   の電気素子に流れる微小電流を前記電源兼信号回
   路を介して前記本体装置側で受け取つて前記メモ
   リカセツトのセツト状態を検出する検出回路とを
   具備することを特徴とするメモリカセツトのセツ
   ト状態監視装置。 ２ 前記電気素子として抵抗を用いることを特徴
   とする特許請求の範囲第１項に記載のメモリカセ
   ツトのセツト状態監視装置。 ３ 前記電気素子として発光ダイオードを用いる
   ことを特徴とする特許請求の範囲第１項に記載の
   メモリカセツトのセツト状態監視装置。 ４ 前記メモリカセツトがバブルメモリからなる
   ことを特徴とする特許請求の範囲第１項に記載の
   メモリカセツトのセツト状態監視装置。 ５ 前記メモリカセツトが半導体メモリからなる
   ことを特徴とする特許請求の範囲第１項に記載の
   メモリカセツトのセツト状態監視装置。 ６ 前記メモリカセツトのセツト状態を検出する
   検出回路は、その出力信号によつて本体装置から
   の指示に基づいてメモリカセツトの記憶内容の読
   出し、メモリカセツトへの書込みのための制御回
   路を動作させることを特徴とする特許請求の範囲
   第１項に記載のメモリカセツトのセツト状態監視
   装置。