JPH02159772A - Ｐｉｎ縦型フォトセンサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、密着型ラインセンサ等に用いられるＰＩＮ縦
型フォトセンサに関する。

〔発明の概要〕

本発明は、密着型ラインセンサ等に用いられるＰＩＮ縦
型フォトセンサにおいて、一方の導電形層の電極を１層
を介して取り出すようになすことにより、製造プロセス
を容易にし、ピンホール不良をなくし、且つ高感度、低
残像を得るようにしたものである。

〔従来の技術〕

従来の密着型ラインセンサにおけるフォトセンサ構造は
、大きく分けて第３図及び第４図に示す２種類がある。

第３図はＰＩＮ横型フォトセンサであり、８１０２等の
透明絶縁基板（１）の−主面上に例えば多結晶シリコン
よりなる高不純物濃度のｎ形層（２）及びｐ形層（３）
を所定間隔だけ離して並べて形成し、ｎ形層（２）及び
ｐ形層（３）の上面を除いて５ｉ０２等の絶縁層（４）
を形成し、その上に夫々ｎ形層（２〕及びｐ形層（３）
に接触するようにアモルファスシリコン（ａ　−３ｉ）
　　よりなる１層（５）を被着形成して構成される。

第４図はＰＩＮ縦型フォトセンサであり、透明絶縁基板
（１）の−主面上に例えば多結晶シリコンよりなる高不
純物濃度のｎ形層（６）を形成し、ｎ形層（６）の上面
を除いて８１０２等の絶縁層（４）を被着形成し、その
ｎ形層（６）上に順次アモルファスシリコン（ａＳｉ）
　　よりなる１層（７）及び高不純物濃度のｐ形層（８
）を積層形成して構成される。

〔発明が解決しようとする課題〕

上述した第３図のＰＩＮ横型フォトセンサにおいては、
製造プロセスが簡単であり、１層（５）のピンホールに
よるショート不良すなわち所謂ピンホール不良が生じな
い利点を有する反面、ｎ形層（２）及びｐ形層（３）間
の１層（５）の距離ａが大きくなるので（例えば８２５
μｍ〜６μｍ）、電界が弱く残像が大きいこと、接合面
積が小さいので感度が悪くなるという欠点があった。

之に対して、第４図のＰＩＮ縦型フォトセンサは、逆に
ｎ形層（６）、１層（７）及びｐ形層（８）が順次積層
されて接合面積が広くとれるので感度が大きく、且つｐ
形層（８）及びｎ形層（６）間の１層（７）の厚さｂを
薄くできるので（例・えばｂ＝１μｍ）、電界が強く残
像が小さくなるという利点を有する。しかし、その反面
例えばｐ形層（８）上にコンタクト用のＡβ電極を形成
する場合、ｐ形層（８）のピンホールによってＡβ電極
と１層（７）がショートする等、ピンホール不良が多く
なる。また、このＡβ電極の形成が困難であり、例えば
１層（７）を成長し一旦パクーニングした後、ｐ形層（
８）を形成し、１層に対応しない領域のｐ形層上にＡβ
電極を形成する等製造プロセスが複雑になる欠点があっ
た。

本発明は、上述の点に鑑み、製造が容易で、ピンホール
不良がなく、高感度、低残像が得られるＰＩＮ縦型フォ
トセンサを提供するものである。

〔課題を解決するための手段〕

本発明は、ｐ形層（３４）、１層（３３）、ｎ形層（３
１）を積層してなるＰＩＮ縦型フォトセンサにおいて、
一方の導電形層（３４）の電極（３２）を１層（３３）
を介して取り出すようになす。即ち電極（３２）は１層
（３３）を挟んで導電形層（３４）と反対側に形成され
る。

〔作用〕

本発明のフォトセンサは、ｐ形層〈３４）、１層（３３
）及びｎ形層（３１）が積層されて成るため、接合面積
が広くとれ感度が大きくなること、ｐ形層（３４）及び
ｎ形層（３１）間の１層（３３）の厚さを薄くてきるの
で、電界が強くかかり残像が小さくなる等、縦型センサ
の利点をそのまま有する。

又、一方の導電形層（３４）の電極（３２）は、１層（
３３）を挟んで導電形層（３４）と反対側に形成され、
丁度他方の導電形層（電極を兼ねる）　（３１）に並ぶ
ように形成されるので、ピンホール不良は生じない。ま
た、電極（３２）はｉ層（３３）を挟んで一方の導電形
層（３４）と反対側に形成されるので、１層（３３）及
び一方の導電形層（３４）を連続成長させることができ
１．製造プロセスが簡単となる。

〔実施例〕

以下図面を参照して本発明による縦型ＰＩＮフォトセン
サの一例を密着型ラインセンサに適用した場合について
説明する。

本例においては、第１図に示すように５ｉ０２等の透明
絶縁基板（１１）上にアルモファスシリコンによる複数
の光センサ部（１２）と、各対応する光センサ部（１２
）の駆動用薄膜トランジス久（１３）を紙面と直交する
方向にライン状に配列形成して成る。即ち、透明絶縁基
板（１１）の光センサ部１２）及び薄膜トランジスタ（
１３）に対応する部分上に、例えばｐ形の多結晶シリコ
ン膜（１４）を形成し、この多結晶シリコン膜（１４）
のゲート部上に８１０２等のゲート絶縁膜（１５）及び
ｎ°多結晶シリコンよりなるゲート電極（１６）を形成
する。その後、ｐ形多結晶シリコン膜（１４）に対して
例えばイオン注入によってｎ形のソース領域（１７Ｓ）
　　及びドレイン領域（１７０）　　を形成すると共に
、ドレイン領域（１７０）　　より之と一体に延長する
多結晶ンリコン膜（１４）にセンサ部（１２）を構成す
る一方の高不純物濃度のｎ影領域（３１）を形成する。

次に全面にＰＳＧ　（’Ｊンシリケートガラス）膜（１
８）を被着形成し、ソース領域（１７Ｓ）、上のＰＳＧ
膜（１８）に選択的に窓開けを施す。そして、このソー
スス領域（１７Ｓ）　　に例えばＡβによるソース電極
（１９）を形成すると共に、ｎ影領域（３１）より離れ
たＰＳＧ膜（１８）上にＡｊ２電極（３２）を形成する
。次に、ソース電極（１９）、ＰＳＧ膜（１８）及びＡ
β電極（３２）を含む全面にプラズマＳｉＮ膜（２０）
を被着形成する。次に、ｎ影領域（３１）に対応する部
分のプラズマＳｉＮ膜（２０）及びｐｓｃ膜（１８）を
選択的に窓開けすると共に、Ａｆ２電極（３２）に対応
する部分のプラズマＳｉＮ膜（２０）を選択的に窓開け
する。次に、夫々水素化アモルファスシリコン（ａ−３
ｉ：ｆｌ）　　による１層（３３）及び高不純物濃度の
ｐ形層（３４）を連続成長により形成する。このときｎ
影領域（３１）上に１層（３３）及びｐ形層（３４）が
形成されると同時に、Ａβ電極（３２）上にも１層（３
３）及びｐ形層（３４）が形成される。そして光センサ
部を構成する部分を残すようにｐ形層（３４）及び１層
（３３）をパクーニングし、然る後、全面に８１０２等
の絶縁層（２１）を被着形成する。このようにして、第
１図に示すようにソース領域（１７Ｓ）　　　ドレイン
領域（１７０）　　、ゲート絶縁膜（１５）及びゲート
電極（１６）からなる駆動用の薄膜トランジスタ（１３
）と、薄膜トランジスタ（１３）のドレイン領域（１７
０）　　より延長する多結晶シリコンのｎ　影領域（３
１）　、アモルフスシリコンの１層（３３）及びｐ形層
（３４）からなるＰＩＮ光センサ部（１２）が構成され
、これが複数ライン状に配列形成される。

ここで、ＡＡ電極（３２）は光センサ部（１２）のｐ形
層（３４）の電極となる。へβ電極（３２）とｐ形層（
３４）とは同一電位にしなくてはならないが中間に１層
（３３）が存在しているのでオーミックにならない。

しかし、一般的にＡβの表面は凹凸が激しく、層（３３
）が完全に被覆できず、ピンホールだらけになるので結
果的にｐ形層（３４）とへβ電極（３２）はオーミック
接続する。尚Ａｐはｐ形不鈍物であるためｐ形層（３４
）とはオーミックがとれる。またＡβ電極（３２）と１
層（３３）もオーミンクがよれる。

上記構成てはＡβ電極り３２）とｎ影領域（３１）とが
１層（３３）を介して電気的につながっているのでリー
ク電流が流れる慴れがある。従ってへβ電極（３２）と
ｎ型領域（３■）とは出来るだけ離すようになすを可と
する。また、光センサ部（１２）に対して透明絶縁基板
（１１）側から光が入射されるので、へ！電極（３２）
を遮光層にして、一部、即ち少なくとも実質的な光セン
サ部（１２）とへβ電極（３２）上に対応する電極取出
し部との間の１層（３３ａ）　（斜線部分）には光が入
らないようになす。本例ではＡｐ主電極３２）に対応す
る部分の１層（３３）は全て遮光される。

へβ電極（３２）で遮光された部分の１層（３３ａ）　
　にはキャリア発生がないのでリーク電流は可及的に小
さくなる。なお、ＡＩ電極（３２）は鎖線（３２ａ）　
　図示のように、より光センサ部（１２）に近接する位
置まで形成するを可とする。第２図は光センサ部（１２
）とへβ電極（３２）の電極取出し部の平面からみたレ
イアウトである。

尚、上側はｐ形層（３４）の電極としてへβ電極（３２
）を用いたが、上層にｎ形層が形成された場合にはＡ［
電極（３２）のオーミックがとれないので、Ａβ電極（
３２）に代えてｎ形層とオーミックがとれる例えばＩＴ
Ｏ（酸化インジウム錫）電極を形成するを可とする。こ
の場合にも、一部の１層（３３ａ）に光が入射されない
ような遮光対策を施すを可とする。

上述の構成によれば、光センサ部（１２）においてｎ影
領域（３１）、１層（３３）及びｐ形層（３４）が順次
積層された構造であるので、接合面積は広く得られ感度
が大きくなる。しかも、ｎ影領域（３１）きｐ形層（３
４）の電極即ちへβ電極（３２）とは横に並ぶように配
されているので、ｐ形層（３４）、１層（３３）にピン
ホールがあっても所謂ピンホール不良は生じない。また
、このようにピンホール不良に強いので、１層（３３）
の厚さｄを薄くすることができ、残像をより少なくする
ことができる。

また、ｐ形層（３４）側のへβ電極（３２）の形成が容
易であると共に、アモルファスシリコンによる１層（３
３）及びｐ形層（３４）を連続成長で形成することがで
きる。さらに光センサ部（１２）のｎ影領域（３１）は
薄膜トランジスタ（１３）のソース、ドレイン領域（１
７Ｓ）　（１７０）の形成と同時に、Ａβ電極（３２）
はソース電極（１９）の形成と同時に夫々形成すること
ができる。従って、製造プロセスが簡単となり、この種
密着型ラインセンサの製造を容易にすることができる。

〔発明の効果〕

本発明のＰＩＮ縦型フォトセンサによれば、感度が大き
く、残像が少ない七共に、ピンホール不良がなく、また
製造プロセスが簡単である等、縦型及び横型センサの利
点を併せ有することができる。従って、例えば密着型ラ
インセンサ等に適用して好適ならしめるものである。

【図面の簡単な説明】

篤１図は本発明の一例をラインセンサに適用した場合の
断面図、第２図はその先センサ部及び電極取出し部の平
面よりみたレイアウト図、第３図及び第４図は夫々従来
のフォトセンサの例を示す断面図である。 （１１）は透明絶縁基板、（１２）は光センサ部、（１
３）は駆動用の薄膜トランジスタ、（１７Ｓ）　　はソ
ース領域、（１７０）　　はドレイン領域、（３１）は
ｎ影領域、（３２）はＡβ電極、（３３）は１層、（３
４）はｐ形層である。 代　　理　　人　　　　　伊　　藤　　　　　真向 松 隈 秀 成

Claims (1)

1. 【特許請求の範囲】 ｐ形層、ｉ層及びｎ形層を積層してなるＰＩＮ縦型フォ
   トセンサにおいて、 上記一方の導電形層の電極を上記ｉ層を介して取り出す
   ことを特徴とするＰＩＮ縦型フォトセンサ。