JPH0216052B2

JPH0216052B2 -

Info

Publication number: JPH0216052B2
Application number: JP56102240A
Authority: JP
Inventors: Yasuhiro Shin
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1981-07-02
Filing date: 1981-07-02
Publication date: 1990-04-16
Also published as: JPS585025A

Description

【発明の詳細な説明】この発明は、トランジスタで構成され出力端子
の外部状態により自動的に２種類の信号を選択的
に取り出せる出力回路に関する。

センサ付き出力回路は出力端子にプルアツプ抵
抗が付いている状態、または開放状態（あるい
は、プルアツプおよびプルダウン抵抗による
Vcc／２状態）を判定して、２種類の信号を選択
的に出力するものである。

このタイプの出力回路はデイジタル回路装置の
端子数削減を可能にするため、高集積度の半導体
回路設計に極めて有効である。

従来のトランジスタ構造の２信号切替え端子付
き出力回路の例を第１図に示す。この第１図にお
いて、第１信号入力端子１は２入力ANDゲート
４の第１入力端に接続されており、第２信号入力
端子２は２入力ANDゲート５の第１入力端に接
続されている。また、切替信号入力端子３は２入
力ANDゲート４の第２入力端に接続されている
とともに、インバータ６を介して２入力ANDゲ
ート５の第２入力端に接続されている。

２入力ANDゲート４，５の出力は２入力ORゲ
ート７に転送されるようになつており、この２入
力ORゲート７の出力はトランジスタ８のベース
に供給されるようになつている。トランジスタ８
のエミツタはアースされ、コレクタは出力端子９
に接続されており、オープン・コレクタ・タイプ
の出力型式になつている。

出力がオープン・コレクタ・タイプになつてい
るため、使用する場合には、外付け部品として、
抵抗１０（いわゆるプルアツプ抵抗）を高電位
（たとえば、5V）に接続して使用する。

このような出力回路において、第２図ａ〜第２
図ｃに示すようなパルスをそれぞれ第１図の第１
信号入力端子１、第２信号入力端子２、切替信号
入力端子３へ入力した場合、切替信号入力端子３
に「Ｌ」レベル（第２図ｃの波形「Ｌ」レベル）
が入力されている区間では、２入力ANDゲート
４の第２入力端には「Ｌ」レベルが印加され、ま
た２入力ANDゲート５の第２入力端にはインバ
ータ６によつて反転された「Ｈ」レベルが入力さ
れる。

これにより、第１信号入力端子１に入力された
第２図ａに示す波形が２入力端ANDゲート４に
より禁止がかかり、また、第２信号入力端子２に
入力された第２図ｂに示すパルスは２入力AND
ゲート５により選択され、２入力ORゲート７を
通つてトランジスタ８のベースに出力される。

このトランジスタ８のベースに入力された第２
図ｂの波形はそこで反転されて、出力端子９より
出力される。

ここで、切替信号入力端子３の信号が「Ｌ」レ
ベルから「Ｈ」レベルに変化すると、２入力
ANDゲート４の第１入力端に入力される第２図
ｂのパルスは２入力ANDゲート４により選択さ
れ、２入力ORゲート７を通してトランジスタ８
のベースに選択出力され、トランジスタ８で反転
されて出力端子９に出力される。

また、このとき、２入力ANDゲート５の第２
入力端はインバータ６により反転された「Ｌ」レ
ベルの信号が加えられており、したがつて、第２
信号入力端子２に加えられるパルス（第２図ｂ）
はこの２入力ANDゲート５により禁止される。

以上のように、第１信号入力端子１、第２信号
入力端子２に入力されている信号は切替信号入力
端子３に入力されているレベルにより、いずれか
が選択され、トランジスタ８により反転されて、
出力端子９より取り出されることになる。この出
力端子９より取り出される信号は第２図ｄに示さ
れている。

しかし、上述の第１図に示すような出力回路に
は、二つの出力信号を選択するために、切替信号
入力端子３が必要となり、このような出力回路を
ICに使用した場合、ICのピン数が増大し、特に、
１４，１６，１８ピン程度の品種においては、
ICコスト増しに招来するとともに、実際に基板
へ取り付けた場合の面積増しにより、IC仕様上
致命的欠点を有する場合が生ずる。

この発明は、上記従来の欠点を除去するために
なされたもので、入力信号切替端子を使用せずに
出力端子の外部状態を出力端子自体に識別回路を
付けることにより判別し、２種類の信号を選択的
に取り出すようにしたものであり、ICなどに使
用した場合に、ICのピン数削減を行うことがで
き、ICのコスト低減化が可能になるとともに、
ICを基板へ取り付けた際の占有面積を小さくで
きるなどの利点を有する出力回路を提供すること
を目的とする。

以下、この発明の出力回路の実施例について図
面に基づき説明する。第３図はその一実施例を示
す回路図である。この第３図において、第１信号
入力端子１１は２入力のANDゲート１４の第１
入力端に接続されており、また、第２信号入力端
子１２は２入力のANDゲート１５の第１入力端
に接続されている。

ANDゲート１４，１５の出力はともに２入力
のORゲート１６へ入力されるようになつてお
り、このORゲート１６の出力は２入力のANDゲ
ート４３の第１入力端に送られるようになつてい
る。ANDゲート４３の出力はトランジスタ１７
のベースに加えられるようになつている。

トランジスタ１７のエミツタはアースされ、コ
レクタは出力端子１８に接続されているととも
に、抵抗２１と２２との接続点P₁に接続されて
いる。接続点P₁は抵抗２１、ダイオード２５，
２６を介してPNPトランジスタ２７のベースに
接続されており、このトランジスタ２７のベース
とエミツタ間には抵抗２３が接続されている。

また、接続点P₁は抵抗２２を介してNPNトラ
ンジスタ２８のベースに接続されており、トラン
ジスタ２８のベースは抵抗２４を介してアースさ
れ、また、エミツタは直接アースされている。

トランジスタ２７のエミツタには＋Vccの電圧
が印加され、トランジスタ２８のコレクタは抵抗
３３を介して＋Vccの電圧が印加されている。こ
のトランジスタ２８のコレクタはまた２入力の
NANDゲート３７の第２入力端に接続されてい
るとともに、インバータ３５を介して２入力の
ANDゲート３６の第２入力端に接続されている。

上記トランジスタ２７のコレクタは抵抗２９を
介してNPNトランジスタ３１のベースに接続さ
れている。トランジスタ３１のベースは抵抗３０
を介してアースされ、エミツタは直接アースされ
ている。このトランジスタ３１のコレクタは抵抗
３２を通して＋Vccの電圧が印加されているとと
もに、ANDゲート３６の第１入力端に接続され
ている。また、トランジスタ３１のコレクタはイ
ンバータ３４を介して、NANDゲート３７の第
１入力端に接続されている。

ANDゲート３６の出力はデータ・フリツプ・
フロツプ回路４１（以下、単にFFと云う）のＤ
端子（データ入力端子）に接続されている。ま
た、NANDゲート３７の出力端は２入力の
NANDゲート３８の第１入力端に接続されてい
る。このNANDゲート３８の第２入力端は制御
信号入力端子１３に接続されている。

NANDゲート３８の出力端はインバータ３９
を介して２入力のANDゲート４０の第１入力端
に接続されているとともに、直接ANDゲート４
３の第２入力端に接続されている。

ANDゲート４０の第２入力端はクロツク入力
端子４２に接続されている。このANDゲート４
０の出力端はFF４１のクロツク入力端子に接続
されている。FF４１の出力端ＱはANDゲート１
４の第２入力端に接続されているとともに、イン
バータ１９を介してANDゲート１５の第２入力
端に接続されている。

ANDゲート１４，１５、インバータ１９、OR
ゲート４３とにより切替ブロツク４４を構成して
おり、ダイオード２５，２６、抵抗２１〜２４、
トランジスタ２７，２８とにより、バイアス回路
４５が形成されている。

また、抵抗２９，３０，３２，３３、トランジ
スタ３１、インバータ３４，３５，３９、AND
ゲート３６，４０、NANDゲート３７，３８、
FF４１とにより検出回路４１を構成している。

なお、２０はプルアツプ抵抗であり、出力端子
１８に一端が接続され、他端は＋Vccの電圧が印
加されている。

次に、以上のように構成されたこの発明の出力
回路の動作について第４図ａないし第４図ｅの波
形図を参照して説明する。この第４図において、
T₁は出力端子１８の開放状態の場合であり、T₂
は出力端子１８のプルアツプ抵抗２０を接続した
場合の状態を示すものである。

第４図ａないし第４図ｄはそれぞれ第３図にお
ける第１信号入力端子１１、第２信号入力端子１
２、制御信号入力端子１３、クロツク信号入力端
子４２に加える信号を示すものであり、第３図に
おけるａ〜ｄは第４図ａ〜第４図ｄの波形の信号
が入力されることを示している。

まず、出力端子１８を開放状態として使用する
場合に、トランジスタ１７がオンないし時間内は
バイアス回路４５のトランジスタ２７，２８、ダ
イオード２５，２６、抵抗２１，２２によつて、
出力端子１８に約Vcc／２Ｖ｛抵抗２１，２２が同じ値の場合には（Vcc／２−1.4V）｝が発生する。なお、抵抗２３，２４はトランジスタ２７，２８の
バイアス電位用の抵抗として作動するものであ
る。

この状態では、トランジスタ２７，２８はとも
にオンし、トランジスタ２８のコレクタには
「Ｌ」レベルが、トランジスタ２７のコレクタに
は「Ｈ」レベルが生じる。トランジスタ２７のコ
レクタの「Ｈ」レベルの電位は抵抗２９，３０に
より、トランジスタ３１のオン電位となり、トラ
ンジスタ３１をオンさせる。

これにより、トランジスタ３１のコレクタには
「Ｌ」レベルが発生し、このトランジスタ３１と
２８のコレクタに生じた「Ｌ」レベルはインバー
タ３４，３５、ANDゲート３６、NANDゲート
３７によりデコードされ、ANDゲート３６の出
力は「Ｌ」レベルになり、また、NANDゲート
３７の出力は「Ｈ」レベルとなる。

このNANDゲート３７の「Ｈ」レベルの出力
はNANDゲート３８の第１入力端に伝達される。
そして、通常制御信号入力端子１３には「Ｈ」レ
ベルが入力されているため、NANDゲート３８
の出力は「Ｈ」レベルとなつており、この「Ｈ」
レベルがANDゲート４３の第２入力端へ加えら
れ、また、インバータ３９を通して、「Ｌ」レベ
ルがANDゲート４０の第１入力端に加えられて
いる。

このため、ANDゲート４３の第１入力端に加
えられるORゲート１６の出力信号はそのままト
ランジスタ１６のベースに加えられ、このトラン
ジスタ１７で反転されて、出力端子１８に出力さ
れる。

また、ANDゲート４０の出力は「Ｌ」レベル
のため、FF４１はＤ端子の信号を読み込まず、
出力端Ｑには「Ｈ」または「Ｌ」レベルのいずれ
かを出力し続け、第１信号入力端子１１または第
２信号入力端子１２へ入力される信号のいずれか
をANDゲート１４，１５により選択して、ORゲ
ート１６、ANDゲート４３を経てトランジスタ
１７で反転されて、出力端子１８に出力させる。

しかし、制御信号入力端子１３に「Ｈ」レベル
が入力されると、この「Ｈ」レベルが入力されて
いる区間、NANDゲート３８の出力は「Ｌ」レ
ベルとなり、ANDゲート４３の出力は「Ｌ」レ
ベルとなり、トランジスタ１７はオフになる。こ
のため、制御信号入力端子１３が再び「Ｌ」レベ
ルとなるまで常に出力端子１８には前記の約
Vcc／２Ｖが発生する（つまりトランジスタ１７はオフにラツチされる）。

また、NANDゲート３８の出力レベル（「Ｌ」
レベル）はインバータ３９により反転されて
「Ｈ」レベルがANDゲート４０の第１入力端に伝
達される。したがつて、このとき、クロツク信号
入力端子４２へ「Ｈ」レベルが入力されると、こ
の信号はFF４１のクロツク入力端子へ入力され
る。

FF４１はクロツク入力端子へ入力されたパル
スの立ち上がりでＤ端子のレベル（「Ｌ」レベル）
を読み込んで出力するため、いまの場合には
「Ｌ」レベルとなる。

この信号はANDゲート１４の第２入力端およ
びインバータ１９を通してANDゲート１５の第
２入力端へ伝達されるため、ANDゲート１４の
第１入力端へ入力される第１信号入力端子１１か
らの信号（第４図ａ）はこのANDゲート１４に
より禁止がかかる。

また、第２信号入力端子１２から入力される
ANDゲート１５の第１入力端の信号（第４図ｂ）
はこのANDゲート１５により選択されて、AND
ゲート１５より出力され、ORゲート１６を通し
てANDゲート４３の第１入力端に加えられる。

ここで、クロツク信号入力端子４２および制御
信号入力端子１３に入力する信号が「Ｌ」レベル
となれば、NANDゲート３８の出力は「Ｈ」レ
ベルとなり、ANDゲート４３の第２入力端も
「Ｈ」レベルとなる。したがつて、このANDゲー
ト４３の第１入力端に入力されるORゲート１６
の出力信号をトランジスタ１７のベースへ伝達
し、そこで反転した信号が出力端子１８より取り
出される。

また、FF４１のクロツク入力端子は「Ｌ」レ
ベルとなり、Ｄ端子のデータ読み込みを禁止す
る。これで１周期を終了し、以降同様の動作を繰
り返す。

つまり、出力端子１８をオープン状態で使用し
た場合には、第２信号入力端子１２へ入力される
信号が選択され、この信号が逆相で出力される。
この出力波形は第４図ｅにおけるT₁の部分で示
されている。

次に、出力端子１８にプルアツプ抵抗２０を接
続した場合の動作について説明する。トランジス
タ１７がオンしないとき、出力端子１８には内蔵
バイアス回路４５と外部のプルアツプ抵抗２０に
よる電位が発生する。この電位がVcc−３×V_BE
≒Vcc−2.1V以上の場合には、トランジスタ２７
はオフで、トランジスタ２８はオンし、トランジ
スタ２７，２８のコレクタには「Ｌ」レベルが発
生する。

このとき、ダイオード２５，２６は出力端子１
８にプルアツプ抵抗２０を付けたとき、トランジ
スタ２７がオフする電位を広げるためのものであ
り、使用する電源電位などにより数を増減させ
る。

トランジスタ２７のコレクタのレベルが「Ｌ」
レベルのため、トランジスタ３１はオフし、トラ
ンジスタ３１のコレクタは「Ｈ」レベルとなる。
したがつて、インバータ３４，３５、ANDゲー
ト３６、NANDゲート３７によりデコードされ、
ANDゲート３６、NANDゲート３７の出力は
「Ｈ」レベルとなる。

以後、出力端子１８をオープンとした場合と同
様にこのとき、制御信号入力端子１３に「Ｈ」レ
ベルが入力される区間、NANDゲート３８の出
力は「Ｌ」レベルとなり、トランジスタ１７がオ
ンするのを禁止し、また、クロツク信号入力端子
４２へ入力される「Ｈ」レベルをFF４１のクロ
ツク入力端子へ伝達できるようにANDゲート４
０、インバータ３９によりデコードする。

これにより、クロツク信号入力端子４２へ入力
される「Ｈ」レベルの立ち上がりでFF４１のＤ
端子のレベル（「Ｈ」レベル）を読み込み、「Ｈ」
レベルを出力端Ｑから出力する。この出力端Ｑの
「Ｈ」レベルの出力はANDゲート１４の第１入力
端に加えられるとともに、インバータ１９により
反転して、ANDゲート１５の第２入力端には
「Ｌ」レベルを加える。

この結果、ANDゲート１５により第２信号入
力端子１２へ入力される信号が禁止される。ま
た、ANDゲート１４により、第１信号入力端子
１１へ入力される第４図ａの信号は選択され、
ORゲート１６を通してANDゲート４３の第１入
力端に送られる。

ここで、制御信号入力端子１３およびクロツク
信号入力端子４２へ入力されている信号を「Ｌ」
レベルとすれば、NANDゲート３８の出力は
「Ｈ」レベルとなり、この「Ｈ」レベルがANDゲ
ート４３へ伝達されることにより、第４図ａの信
号はANDゲート４３を通り、トランジスタ１７
のベースへ伝達され、出力端子１８より第４図ａ
の逆相の信号が取り出される。

したがつて、出力端子１８にプルアツプ抵抗２
０を接続した場合には、第１信号入力端子１へ入
力される信号が選択され、この信号は逆相で出力
されることになる。この出力信号の波形は第４図
ｅにおいてT₂の区間で示されている。

なお、トランジスタ１７がオンしている場合に
は、出力端子１８に「Ｌ」レベルが発生し、ま
た、トランジスタ２７がオン、トランジスタ２８
はオフするため、トランジスタ２７，２８のコレ
クタにはともに「Ｈ」レベルが発生する。このト
ランジスタ２７のコレクタに生ずる「Ｈ」レベル
により、トランジスタ３１はオンし、そのコレク
タには「Ｌ」レベルが発生する。

トランジスタ２８，３１のコレクタのレベルは
インバータ３４，３５、ANDゲート３６、
NANDゲート３７によりデコードされ、ANDゲ
ート３６の出力は「Ｌ」レベルとなり、NAND
ゲート３７の出力は「Ｌ」レベルがそれぞれ発生
する。このレベルはNANDゲート３８の第１入
力端に伝達されるため、NANDゲート３８の出
力レベルは制御信号入力端子１３のレベルにかか
わらず、「Ｈ」レベルとなるため（制御信号入力
端子１３、クロツク信号入力端子４２の信号は無
視されるため）、出力端子１８のプルアツプ抵抗
２０の有無判定は行わず、誤動作することは全く
ない。

以上のように、この発明の出力回路によれば、
出力端子にバイアス電位を与えるバイアス回路を
接続するとともに、出力端子の外部状態をバイア
ス回路の出力レベルの変化にしたがつて検出回路
で検出し、この検出の結果により第１信号入力端
子と第２信号入力端子に入力される信号のいずれ
か一方を選択する切替ブロツクの出力切替を行う
ようにしたので、一つの出力端子から２種類の信
号を選択的に取り出すときに、従来のごとき信号
切替入力端子が不要となる。

これにともない、ICなどに使用した場合に、
ICのピン数の削減が可能となり、ICのコスト低
減化が可能となるとともに、ICを基板へ取り付
けた際の占有面積を小さくすることができるばか
りか、全ICに使用可能であるなどの利点を有す
る。

【図面の簡単な説明】

第１図は従来の出力回路を示す回路図、第２図
ａないし第２図ｄは第１図の出力回路の各部の信
号波形図、第３図はこの発明の出力回路の一実施
例を示す回路図、第４図ａないし第４図ｅはそれ
ぞれ第３図の出力回路の各部の信号波形図であ
る。１１…第１信号入力端子、１２…第２信号入力
端子、１３…制御信号入力端子、１４，１５，３
６，４０，４３…ANDゲート、１６…ORゲー
ト、１７，２７，２８，３１…トランジスタ、１
８…出力端子、１９，３４，３５，３９…インバ
ータ、２０…プルアツプ抵抗、２５，２６…ダイ
オード、３７，３８…NANDゲート、４１…デ
ータフリツプ・フロツプ回路、４２…クロツク信
号入力端子、４４…切替ブロツク、４５…バイア
ス回路、４６…検出回路。

Claims

【特許請求の範囲】

１第１信号入力端子の信号と第２信号入力端子
の信号のいずれか一方を選択して開放状態かプル
アツプ状態の出力端子に出力する切替ブロツク
と、上記出力端子にバイアス電位を与えるバイア
ス回路と、上記出力端子が開放状態かプルアツプ
状態かに応じて上記バイアス回路の変化する出力
レベルとクロツク信号および制御信号とにより出
力端子の電位を検出して上記切替ブロツクに上記
いずれか一方の信号を選択させる検出回路とより
なる出力回路。