JPH0147049B2 - - Google Patents
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- Publication number
- JPH0147049B2 JPH0147049B2 JP59086611A JP8661184A JPH0147049B2 JP H0147049 B2 JPH0147049 B2 JP H0147049B2 JP 59086611 A JP59086611 A JP 59086611A JP 8661184 A JP8661184 A JP 8661184A JP H0147049 B2 JPH0147049 B2 JP H0147049B2
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- slave
- master
- level
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
発明の技術分野
本発明はTTL回路によるマスタ・スレーブ・
フリツプフロツプ回路の誤動作を防止した改良に
関するものである。
フリツプフロツプ回路の誤動作を防止した改良に
関するものである。
従来の技術と問題点
一般のマスタ・スレーブ・フリツプフロツプ回
路はマスタのフリツプフロツプ（以下FFと称す）
とスレーブのFFよりなり入力信号はマスタFFに
入力され、マスタFFへのクロツク信号により初
めて入力信号に応じた状態がマスタFFよりスレ
ーブFFに伝えられ、その状態がスレーブFFの出
力端子に出力される。そしてクロツク信号が来て
いなければ入力信号がどのような変化をしようと
スレーブのFFは前の状態を保持するのである。
路はマスタのフリツプフロツプ（以下FFと称す）
とスレーブのFFよりなり入力信号はマスタFFに
入力され、マスタFFへのクロツク信号により初
めて入力信号に応じた状態がマスタFFよりスレ
ーブFFに伝えられ、その状態がスレーブFFの出
力端子に出力される。そしてクロツク信号が来て
いなければ入力信号がどのような変化をしようと
スレーブのFFは前の状態を保持するのである。
このような従来のマスタ・スレーブFFの欠点
はクロツク信号の変化がマスタFFからスレーブ
FF側へ何らかの形で伝わり、その結果スレーブ
FFの状態が反転しまうという点にあつた。この
ことはクロツク信号がアクテイブレベルからノン
アクテイブレベルに変わつてもスレーブFFがそ
の状態を保持しつづけるという機能を損うもので
好ましくない。
はクロツク信号の変化がマスタFFからスレーブ
FF側へ何らかの形で伝わり、その結果スレーブ
FFの状態が反転しまうという点にあつた。この
ことはクロツク信号がアクテイブレベルからノン
アクテイブレベルに変わつてもスレーブFFがそ
の状態を保持しつづけるという機能を損うもので
好ましくない。
発明の目的
本発明の目的は上記従来の欠点を除去し、クロ
ツク信号が変化してもマスタ・スレーブFFの出
力状態に変化が生じないような新規のマスタ・ス
レーブFFを提供することにある。
ツク信号が変化してもマスタ・スレーブFFの出
力状態に変化が生じないような新規のマスタ・ス
レーブFFを提供することにある。
発明の構成
本発明のマスタ・スレーブFFの特徴点は、エ
ミツタが共通接続され、ベースとコレクタがそれ
ぞれ交差接続された第１、第２のトランジスタを
具備し、各コレクタが出力端子に接続されたスレ
ーブ・フリツプフロツプとエミツタが共通接続さ
れ、ベースとコレクタがそれぞれ交差接続された
第３、第４のトランジスタを具備し、各ベースに
相補の入力信号を受けるマスタ・フリツプフロツ
プと、該第３、第４トランジスタのコレクタと第
１、第２のトランジスタのベースの間に設けられ
た第１、第２のダイオードと、該第３、第４のト
ランジスタの共通エミツタ端子に接続されたクロ
ツク信号入力端子と該第１、第２のトランジスタ
の各ベースと第１、第２のダイオードとの間に、
前記クロツク信号に応じて該第１、第２のダイオ
ードを介して入力される電荷を吸収するプルダウ
ン素子とを有することにある。
ミツタが共通接続され、ベースとコレクタがそれ
ぞれ交差接続された第１、第２のトランジスタを
具備し、各コレクタが出力端子に接続されたスレ
ーブ・フリツプフロツプとエミツタが共通接続さ
れ、ベースとコレクタがそれぞれ交差接続された
第３、第４のトランジスタを具備し、各ベースに
相補の入力信号を受けるマスタ・フリツプフロツ
プと、該第３、第４トランジスタのコレクタと第
１、第２のトランジスタのベースの間に設けられ
た第１、第２のダイオードと、該第３、第４のト
ランジスタの共通エミツタ端子に接続されたクロ
ツク信号入力端子と該第１、第２のトランジスタ
の各ベースと第１、第２のダイオードとの間に、
前記クロツク信号に応じて該第１、第２のダイオ
ードを介して入力される電荷を吸収するプルダウ
ン素子とを有することにある。
発明の実施例
第１、第２図は本発明の第１、第２の実施例の
回路図で、第３図は従来の回路図である。
回路図で、第３図は従来の回路図である。
本発明の理解のために、第３図の従来回路を説
明する。
明する。
第１、第２のトランジスタT1，T2はエミツタ
が共通接続されてダイオードＤ１５を介して接地
され、コレクタ・ベースが交差接続されてスレー
ブFF SLVを構成している。各コレクタは出力回
路１０，１１を介して出力端子Ｑ，に接続され
ている。D3〜D6はダイオー、R1，R2は抵抗であ
る。
が共通接続されてダイオードＤ１５を介して接地
され、コレクタ・ベースが交差接続されてスレー
ブFF SLVを構成している。各コレクタは出力回
路１０，１１を介して出力端子Ｑ，に接続され
ている。D3〜D6はダイオー、R1，R2は抵抗であ
る。
第３、第４のトランジスタT3，T4も同様にし
てマスタFF MAを構成しており、そのベースに
はダイオードD7，D8を介して論理信号DATAの
相補信号DL，DRが入力される。１２，１３はイ
ンバータである。また第３，４トランジスタT3，
T4の共通エミツタ端子にはクロツク信号が
入力される。D11〜D14はダイオードで、R3，R4
は抵抗である。さらに、マスタFF MAの出力で
あるトランジスタT3，T4のコレクタML，MRと
スレーブFF SLVの入力端であるトランジスタ
T1，T2のベースSL，SRとの間は第１、第２の
ダイオードD1，D2を介して接続されている。C1，
C2はダイオードD1，D2による接合容量を示す。
てマスタFF MAを構成しており、そのベースに
はダイオードD7，D8を介して論理信号DATAの
相補信号DL，DRが入力される。１２，１３はイ
ンバータである。また第３，４トランジスタT3，
T4の共通エミツタ端子にはクロツク信号が
入力される。D11〜D14はダイオードで、R3，R4
は抵抗である。さらに、マスタFF MAの出力で
あるトランジスタT3，T4のコレクタML，MRと
スレーブFF SLVの入力端であるトランジスタ
T1，T2のベースSL，SRとの間は第１、第２の
ダイオードD1，D2を介して接続されている。C1，
C2はダイオードD1，D2による接合容量を示す。
動作を説明する。今論理信号DATAがＨレベ
ルとすると、DL，DRはそれぞれＬレベル、Ｈレ
ベルになる。その時クロツク信号がＬレベ
ル（アクテイブレベル）になると、トランジスタ
T3，T4のエミツタ電位が下がり、マスタFF
MAがアクテイブ状態となりトランジスタT4が
オン、T3がオフとなる。その結果マスタFF MA
の出力ML，MRはそれぞれＨレベル、Ｌレベル
になる。よつてスレーブFF SLVの入力SL，SR
はＨ，Ｌレベル故、トランジスタT1がオン、T2
がオフとなり、R2，D6，T1のルートで電流が流
れインバータ１０の入力はＬレベルとなり出力Ｑ
はＨレベルに、一方R1，D3，T1のベースと電流
が流れインバータ１１の入力はＨレベルとなり出
力はＬレベルになる。
ルとすると、DL，DRはそれぞれＬレベル、Ｈレ
ベルになる。その時クロツク信号がＬレベ
ル（アクテイブレベル）になると、トランジスタ
T3，T4のエミツタ電位が下がり、マスタFF
MAがアクテイブ状態となりトランジスタT4が
オン、T3がオフとなる。その結果マスタFF MA
の出力ML，MRはそれぞれＨレベル、Ｌレベル
になる。よつてスレーブFF SLVの入力SL，SR
はＨ，Ｌレベル故、トランジスタT1がオン、T2
がオフとなり、R2，D6，T1のルートで電流が流
れインバータ１０の入力はＬレベルとなり出力Ｑ
はＨレベルに、一方R1，D3，T1のベースと電流
が流れインバータ１１の入力はＨレベルとなり出
力はＬレベルになる。
この状態で、一旦クロツク信号がＨレベ
ル（ノンアクテイブレベル）になると、その後入
力信号DATAがどう変化しようとスレーブFF
SLVはその最初の状態を保持するのである。
ル（ノンアクテイブレベル）になると、その後入
力信号DATAがどう変化しようとスレーブFF
SLVはその最初の状態を保持するのである。
ところが、問題点はクロツク信号がＬレベルか
らＨレベル（アクテイブレベルからノンアクテイ
ブレベレ）に変化した時、マスタFF MAの出力
ML MRのうち特にＬレベルにあつたMR側が例
えば0.7Vから2.2Vと立上り、その立上りの電位
変化がダイオードD2の接合容量によるカツプリ
ングでスレーブFF SLVの入力SRに瞬時の電荷
が入力されることにある。つまりそのような瞬時
の電荷は入力SRに接続される寄生容量を瞬間的
に充電しその電位を立ち上げトランジスタT2を
オフからオンにすることになる。すなわちスレー
ブFF SLVの状態が反転することである。通常で
はそのような瞬時の電荷は集積回路基板中に吸収
されて、ほとんど問題にならなかつたが、例えば
高温状態等においてはトランジスタのオン時のベ
ースエミツタ間電位が下がり、オン側のトランジ
スタT1のベース（Ｈレベル）の電位が下がりそ
の結果スレーブFFのVthが低くなるので、前述
したような瞬時の電荷でもスレーブFFが転びや
すくなるのである。
らＨレベル（アクテイブレベルからノンアクテイ
ブレベレ）に変化した時、マスタFF MAの出力
ML MRのうち特にＬレベルにあつたMR側が例
えば0.7Vから2.2Vと立上り、その立上りの電位
変化がダイオードD2の接合容量によるカツプリ
ングでスレーブFF SLVの入力SRに瞬時の電荷
が入力されることにある。つまりそのような瞬時
の電荷は入力SRに接続される寄生容量を瞬間的
に充電しその電位を立ち上げトランジスタT2を
オフからオンにすることになる。すなわちスレー
ブFF SLVの状態が反転することである。通常で
はそのような瞬時の電荷は集積回路基板中に吸収
されて、ほとんど問題にならなかつたが、例えば
高温状態等においてはトランジスタのオン時のベ
ースエミツタ間電位が下がり、オン側のトランジ
スタT1のベース（Ｈレベル）の電位が下がりそ
の結果スレーブFFのVthが低くなるので、前述
したような瞬時の電荷でもスレーブFFが転びや
すくなるのである。
なお、Ｈレベルであつた出力MLの電位は、ク
ロツク信号の立上り時にはＨレベルにある
入力DR（約2V）側より決まるようになり、出力
MLの電位の上昇は出力MRのそれよりも小さい。
さらに出力MLの小さな電位の上昇による入力SL
への注入電荷は、オンしているトランジスタT1
のベース・エミツタへとすばやく吸収されるの
で、その結集入力SLの電位はほとんど変化しな
いのである。
ロツク信号の立上り時にはＨレベルにある
入力DR（約2V）側より決まるようになり、出力
MLの電位の上昇は出力MRのそれよりも小さい。
さらに出力MLの小さな電位の上昇による入力SL
への注入電荷は、オンしているトランジスタT1
のベース・エミツタへとすばやく吸収されるの
で、その結集入力SLの電位はほとんど変化しな
いのである。
第１図は、本発明の第１の実施例で、第３図の
従来例と異なる点は、第１、第２のイオードD1，
D2とスレーブFF SLVの入力である第１、第２
のトランジスタT1，T2のベースSL，SRとの間
にプルダウン素子R5，R6を設けた点である。実
際には大きな抵抗素子である。
従来例と異なる点は、第１、第２のイオードD1，
D2とスレーブFF SLVの入力である第１、第２
のトランジスタT1，T2のベースSL，SRとの間
にプルダウン素子R5，R6を設けた点である。実
際には大きな抵抗素子である。
こうすることにより、クロツク信号がＬ
レベルからＨレベに変化して、オフ状態のトラン
ジスタT2のーSRに瞬間的に電荷が入力されても
その電荷はプルダウン素子R6を通してグランド
側に引き抜かれるため、ベースSRの電位の立上
りは緩和される。その結果スレーブFFの状態は
反転されにくくなる。
レベルからＨレベに変化して、オフ状態のトラン
ジスタT2のーSRに瞬間的に電荷が入力されても
その電荷はプルダウン素子R6を通してグランド
側に引き抜かれるため、ベースSRの電位の立上
りは緩和される。その結果スレーブFFの状態は
反転されにくくなる。
なおこのプルダウン素子R5，R6は十分大きな
抵抗値を有する故、Ｈレベル側のベースSLの電
位に影響を与えることはない。具体的にはR1，
R2が6KΩ，R3，R4が13KΩ，R5，R6が20KΩであ
る。
抵抗値を有する故、Ｈレベル側のベースSLの電
位に影響を与えることはない。具体的にはR1，
R2が6KΩ，R3，R4が13KΩ，R5，R6が20KΩであ
る。
第２図に示した第２の実施例では、プルダウン
素子としての抵抗R7，R8をトランジスタT1，T2
のベース・エミツタ間に設けている。このプルダ
ウン素R7，R8により第１の実施例と同様にＬレ
ベル側のベースに瞬時して入力される電荷を吸収
する。
素子としての抵抗R7，R8をトランジスタT1，T2
のベース・エミツタ間に設けている。このプルダ
ウン素R7，R8により第１の実施例と同様にＬレ
ベル側のベースに瞬時して入力される電荷を吸収
する。
このプルダウン素子R7，R8はトランジスタT1，
T2の動作に影響を与えない十分大なる抵抗値を
もつ。例えば10KΩである。
T2の動作に影響を与えない十分大なる抵抗値を
もつ。例えば10KΩである。
発明の効果
以上説明したように、本発明によれば、クロツ
ク信号の変化がスレーブFFの入力レベルに影響
をほとんど与えないため、それによりスレーブ
FFが反転しにくくなる。よつてマスタ・スレー
ブFFの前の状態がクロツク信号の変化によつて
変化することはなくなり、正常な動作が得られ
る。
ク信号の変化がスレーブFFの入力レベルに影響
をほとんど与えないため、それによりスレーブ
FFが反転しにくくなる。よつてマスタ・スレー
ブFFの前の状態がクロツク信号の変化によつて
変化することはなくなり、正常な動作が得られ
る。
第１図、第２図は本発明のマスタ・スレーブ
FF回路の第１、第２の実施例の回路図、第３図
は従来のマスタ・スレーブFFの回路図である。 図中、T1，T2，T3，T4は第１，２，３，４の
トランジスタ、D1，D2は第１、第２のダイオー
ド、Ｑ，は出力端子、DL，DRは入力端子、
MAはマスタFF，SLVはスレーブFF，はク
ロツク信号、R5，R6，R7，R8はプルダウン素子
である。
FF回路の第１、第２の実施例の回路図、第３図
は従来のマスタ・スレーブFFの回路図である。 図中、T1，T2，T3，T4は第１，２，３，４の
トランジスタ、D1，D2は第１、第２のダイオー
ド、Ｑ，は出力端子、DL，DRは入力端子、
MAはマスタFF，SLVはスレーブFF，はク
ロツク信号、R5，R6，R7，R8はプルダウン素子
である。
Claims (1)
- １ エミツタが共通接続され、ベースとコレクタ
がそれぞれ交差接続された第１、第２のトランジ
スタを具備し、各コレクタが出力端子に接続され
たスレーブ・フリツプフロツプと、エミツタが共
通接続され、ベースとコレクタがそれぞれ交差接
続された第３、第４のトランジスタを具備し、各
ベースに相補の入力信号を受けるマスタ・フリツ
プフロツプと、該第３、第４トランジスタのコレ
クタと、第１、第２トランジスタのベースの間に
設けられた第１、第２のダイオードと、該第３、
第４のトランジスタの共通エミツタ端子に接続さ
れたクロツク信号入力端子と該第１、第２のトラ
ンジスタの各ベースと第１、第２のダイオードと
の間に、前記クロツク信号に応じて該第１、第２
のダイオードを介して入力される電荷を吸収する
プルダウン素子とを有することを特徴とするマス
タ・スレーブ・フリツプフロツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086611A JPS60230714A (ja) | 1984-04-28 | 1984-04-28 | マスタ・スレ−ブ・フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086611A JPS60230714A (ja) | 1984-04-28 | 1984-04-28 | マスタ・スレ−ブ・フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60230714A JPS60230714A (ja) | 1985-11-16 |
| JPH0147049B2 true JPH0147049B2 (ja) | 1989-10-12 |
Family
ID=13891810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59086611A Granted JPS60230714A (ja) | 1984-04-28 | 1984-04-28 | マスタ・スレ−ブ・フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60230714A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4719366A (en) * | 1985-10-11 | 1988-01-12 | Advanced Micro Devices, Inc. | Output state protection network for D-type flip-flop |
| EP0375247B1 (en) * | 1988-12-21 | 1996-02-28 | Texas Instruments Incorporated | Metastable tolerant latch |
-
1984
- 1984-04-28 JP JP59086611A patent/JPS60230714A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60230714A (ja) | 1985-11-16 |
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