JPH0216061B2 - - Google Patents
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- Publication number
- JPH0216061B2 JPH0216061B2 JP1246181A JP1246181A JPH0216061B2 JP H0216061 B2 JPH0216061 B2 JP H0216061B2 JP 1246181 A JP1246181 A JP 1246181A JP 1246181 A JP1246181 A JP 1246181A JP H0216061 B2 JPH0216061 B2 JP H0216061B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- circuit
- level
- output
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 7
- 238000000034 method Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000015654 memory Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、“１”又は“０”のように特定のレ
ベルをもつた出力を形成するための定値レベル出
力回路に関するもので、特に同一半導体基板に作
製される主要集積回路の製造マスク工程を活かし
て作製することができる定値レベル出力回路に関
するものである。
ベルをもつた出力を形成するための定値レベル出
力回路に関するもので、特に同一半導体基板に作
製される主要集積回路の製造マスク工程を活かし
て作製することができる定値レベル出力回路に関
するものである。
近年半導体集積回路技術の進歩により電子機器
システムがより複雑となり、そのことが半導体メ
モリの大容量化をますます促してきているが、そ
んな中で比較的大量生産システムに適したマスク
ROMが脚光を浴びて、広い用途に使われるよう
になつてきた。
システムがより複雑となり、そのことが半導体メ
モリの大容量化をますます促してきているが、そ
んな中で比較的大量生産システムに適したマスク
ROMが脚光を浴びて、広い用途に使われるよう
になつてきた。
本発明は特にマスクROM等のように半導体集
積回路の主要部がマスクの選択によつて変更され
得る集積回路に適用することができる定値レベル
出力回路である。
積回路の主要部がマスクの選択によつて変更され
得る集積回路に適用することができる定値レベル
出力回路である。
第１図は従来から半導体メモリに用いられてい
るチツプセレクト回路の論理回路を示し、半導体
チツプに設けられたチツプセレクト端子CS0〜
CS3はチツプ内部で夫々ゲートG0〜G3の入力端子
に接続されている。ゲートG0〜G3の他方の入力
端子にはチツプ内部で形成されたチツプの判別を
可能にするために所定レベルの信号CL0〜CS3が
与えられ、上記各チツプセレクト端子CS0〜CS3
に与えられる信号との間で比較されて各ゲート出
力が形成される。即ちチツプセレクト端子CS0〜
CS3への入力信号として上記信号CL0〜CL3に対
応するレベルの信号が与えられてチツプセレクト
信号CSが形成され、主要集積回路に与えられて
そのチツプが選択されたことになる。上記のよう
な集積回路において、半導体基板内に設けられる
特定レベルの信号CL0〜CL3を出力する定値レベ
ル出力回路としては、従来から第２図ａ及びｂに
示す回路が用いられていた。即ち電源＋Ｖと接地
レベル間に直列に接続されたＮチヤネルMOSト
ランジスタM1及びM2が設けられて、どちらかを
デイプリージヨンタイプのMOSトランジスタと
することにより、出力信号として“１”か“０”
レベルを出力させるものである。第２図ａは電源
＋Ｖ側のMOSトランジスタM1をデイプリージヨ
ンタイプとして出力信号“１”を、第２図ｂは接
地レベル側のMOSトランジスタM2をデイプリー
ジヨンタイプとして出力信号“０”を出力させて
いる。このような定値レベル出力回路は、同一半
導体基板に設けられる主要回路をなすROMの内
容が、デイプリージヨンタイプMOSトランジス
タの「有」，「無」によつてプログラムされるプロ
セスを採る半導体装置においてのみ好都合で、
ROMのプログラムのためのプロセスを利用して
同じプロセスで定値レベル出力回路のためのデイ
プリージヨンタイプMOSトランジスタを作製す
ることができる。しかし上述のように近年広く用
いられるようになつてきたマスクROM、即ち１
〜数枚のマスクを用いて半導体基板の所定位置に
活性なMOSトランジスタを作製するか否かによ
つてプログラムするROMに、上記形態のチツプ
セレクト回路を用いた場合には、チツプセレクト
回路のために新たな製造工程ないしは別のマスク
が必要になり、製造工程数が増えると共に半導体
装置も高価になるという欠点があつた。
るチツプセレクト回路の論理回路を示し、半導体
チツプに設けられたチツプセレクト端子CS0〜
CS3はチツプ内部で夫々ゲートG0〜G3の入力端子
に接続されている。ゲートG0〜G3の他方の入力
端子にはチツプ内部で形成されたチツプの判別を
可能にするために所定レベルの信号CL0〜CS3が
与えられ、上記各チツプセレクト端子CS0〜CS3
に与えられる信号との間で比較されて各ゲート出
力が形成される。即ちチツプセレクト端子CS0〜
CS3への入力信号として上記信号CL0〜CL3に対
応するレベルの信号が与えられてチツプセレクト
信号CSが形成され、主要集積回路に与えられて
そのチツプが選択されたことになる。上記のよう
な集積回路において、半導体基板内に設けられる
特定レベルの信号CL0〜CL3を出力する定値レベ
ル出力回路としては、従来から第２図ａ及びｂに
示す回路が用いられていた。即ち電源＋Ｖと接地
レベル間に直列に接続されたＮチヤネルMOSト
ランジスタM1及びM2が設けられて、どちらかを
デイプリージヨンタイプのMOSトランジスタと
することにより、出力信号として“１”か“０”
レベルを出力させるものである。第２図ａは電源
＋Ｖ側のMOSトランジスタM1をデイプリージヨ
ンタイプとして出力信号“１”を、第２図ｂは接
地レベル側のMOSトランジスタM2をデイプリー
ジヨンタイプとして出力信号“０”を出力させて
いる。このような定値レベル出力回路は、同一半
導体基板に設けられる主要回路をなすROMの内
容が、デイプリージヨンタイプMOSトランジス
タの「有」，「無」によつてプログラムされるプロ
セスを採る半導体装置においてのみ好都合で、
ROMのプログラムのためのプロセスを利用して
同じプロセスで定値レベル出力回路のためのデイ
プリージヨンタイプMOSトランジスタを作製す
ることができる。しかし上述のように近年広く用
いられるようになつてきたマスクROM、即ち１
〜数枚のマスクを用いて半導体基板の所定位置に
活性なMOSトランジスタを作製するか否かによ
つてプログラムするROMに、上記形態のチツプ
セレクト回路を用いた場合には、チツプセレクト
回路のために新たな製造工程ないしは別のマスク
が必要になり、製造工程数が増えると共に半導体
装置も高価になるという欠点があつた。
本発明は上記問題点に鑑みてなされたもので、
同一半導体基板に設けられる主要回路部の製造マ
スクを有効に活かして作製することができ、主要
回路部の変更に伴つて変更し得る定値レベル出力
回路を提供する。次に実施例を挙げて本発明を詳
細に説明する。
同一半導体基板に設けられる主要回路部の製造マ
スクを有効に活かして作製することができ、主要
回路部の変更に伴つて変更し得る定値レベル出力
回路を提供する。次に実施例を挙げて本発明を詳
細に説明する。
第３図においてａは“１”レベルの出力を導出
させるための回路、ｂは“０”レベルの出力を導
出させるための回路である。図に於てT1及びT2
はＰチヤネルMOSトランジスタで、両トランジ
スタ共にソースは電源＋Ｖに接続されている。第
1MOSトランジスタT1のドレインは第2MOSトラ
ンジスタT2のゲートに接続され、第2MOSトラ
ンジスタT2のドレインは第1MOSトランジスタ
T1のゲートに接続されると共に出力として導出
されている。上記第１及び第2MOSトランジスタ
T1，T2に対して、同一半導体基板内には第
1MOSトランジスタT1、第2MOSトランジスタ
T2に夫々直列に挿入され得る第3MOSトランジ
スタT3、第4MOSトランジスタT4のためのソー
ス，ドレイン領域が予め設定されている。該第３
及び第4MOSトランジスT3，T4は、上記第１，
第2MOSトランジスタとは異なりＮチヤネル
MOSトランジスタになるようにソース，ドレイ
ンのための不純物導電型が決められる。“１”レ
ベルの出力信号を形成する第３図ａの回路では、
第1MOSトランジスタT1に対応させて設けられ
た第3MOSトランジスタT3が作製され、そのド
レインが第1MOSトランジスタT1のドレインに
接続されてゲートには＋Ｖレベルの電圧が与えら
れる。尚、同回路の第4MOSトランジスタT4領
域は活性なＮチヤネルMOSトランジスタとして
は作製されないことになる。動作状態で第2MOS
トランジスタT2はオンとなりドレインである出
力端子には電源＋Ｖの“１”レベルが出力され
る。
させるための回路、ｂは“０”レベルの出力を導
出させるための回路である。図に於てT1及びT2
はＰチヤネルMOSトランジスタで、両トランジ
スタ共にソースは電源＋Ｖに接続されている。第
1MOSトランジスタT1のドレインは第2MOSトラ
ンジスタT2のゲートに接続され、第2MOSトラ
ンジスタT2のドレインは第1MOSトランジスタ
T1のゲートに接続されると共に出力として導出
されている。上記第１及び第2MOSトランジスタ
T1，T2に対して、同一半導体基板内には第
1MOSトランジスタT1、第2MOSトランジスタ
T2に夫々直列に挿入され得る第3MOSトランジ
スタT3、第4MOSトランジスタT4のためのソー
ス，ドレイン領域が予め設定されている。該第３
及び第4MOSトランジスT3，T4は、上記第１，
第2MOSトランジスタとは異なりＮチヤネル
MOSトランジスタになるようにソース，ドレイ
ンのための不純物導電型が決められる。“１”レ
ベルの出力信号を形成する第３図ａの回路では、
第1MOSトランジスタT1に対応させて設けられ
た第3MOSトランジスタT3が作製され、そのド
レインが第1MOSトランジスタT1のドレインに
接続されてゲートには＋Ｖレベルの電圧が与えら
れる。尚、同回路の第4MOSトランジスタT4領
域は活性なＮチヤネルMOSトランジスタとして
は作製されないことになる。動作状態で第2MOS
トランジスタT2はオンとなりドレインである出
力端子には電源＋Ｖの“１”レベルが出力され
る。
一方第３図ｂは、第2MOSトランジスタT2に
対応させて設けられた第4MOSトランジスタT4
が作製され、第2MOSトランジスタT2との間で
直列接続され、ゲートには＋Ｖレベルの電圧が与
えられる。動作状態では第2MOSトランジスタ
T2はオフとなり出力端子に接地レベルの“０”
レベルが出力される。尚第3MOSトランジスタ
T3領域は活性なMOSトランジスタとしては作製
されない。チツプセレクト回路の“１”レベルが
要求される端子には上記第３図ａに示した回路か
ら、“０”レベルが要求される端子には第３図ｂ
に示した回路から定値レベルの信号が与えられ
る。上記“１”又は“０”を導出するための定値
レベル出力回路は、第3MOSトランジスタ及び第
4MOSトランジスタのための領域が予め半導体基
板に準備されて、必要となる出力レベルに応じて
いずれか一方のMOSトランジスタ領域が選択さ
れ、MOSトランジスタとして機能し得る状態に
作製される。該MOSトランジスタを作製する工
程は、同一半導体基板の他の領域に設けられるマ
スクROMにプログラムするプロセスを利用して
行うことができ、新たな工程を必要とせず、勿論
デイプリージヨンタイプに変換するための工程も
不要である。
対応させて設けられた第4MOSトランジスタT4
が作製され、第2MOSトランジスタT2との間で
直列接続され、ゲートには＋Ｖレベルの電圧が与
えられる。動作状態では第2MOSトランジスタ
T2はオフとなり出力端子に接地レベルの“０”
レベルが出力される。尚第3MOSトランジスタ
T3領域は活性なMOSトランジスタとしては作製
されない。チツプセレクト回路の“１”レベルが
要求される端子には上記第３図ａに示した回路か
ら、“０”レベルが要求される端子には第３図ｂ
に示した回路から定値レベルの信号が与えられ
る。上記“１”又は“０”を導出するための定値
レベル出力回路は、第3MOSトランジスタ及び第
4MOSトランジスタのための領域が予め半導体基
板に準備されて、必要となる出力レベルに応じて
いずれか一方のMOSトランジスタ領域が選択さ
れ、MOSトランジスタとして機能し得る状態に
作製される。該MOSトランジスタを作製する工
程は、同一半導体基板の他の領域に設けられるマ
スクROMにプログラムするプロセスを利用して
行うことができ、新たな工程を必要とせず、勿論
デイプリージヨンタイプに変換するための工程も
不要である。
本実施例において各MOSトランジスタのチヤ
ネルを逆にしても電源の極性を逆にすれば同様に
構成することができ、また本発明の定値レベル出
力回路はROMのためのチツプセレクト回路に限
られるものではない。
ネルを逆にしても電源の極性を逆にすれば同様に
構成することができ、また本発明の定値レベル出
力回路はROMのためのチツプセレクト回路に限
られるものではない。
以上本発明によれば、半導体集積回路の主要部
をなす回路の製造マスク及び工程を有効に活かし
て特別な工程を付加することなく、定値レベルの
出力を導出させ得る回路を作製することができ、
定値レベル出力回路を備えた半導体集積回路の製
造を容易にすることができる。
をなす回路の製造マスク及び工程を有効に活かし
て特別な工程を付加することなく、定値レベルの
出力を導出させ得る回路を作製することができ、
定値レベル出力回路を備えた半導体集積回路の製
造を容易にすることができる。
第１図はCMOSLSIのチツプセレクト回路部分
を示すブロツク図、第２図ａ，ｂは従来のチツプ
セレクト回路図、第３図ａ，ｂは本発明による実
施例の回路図である。 T1：Ｐチヤネル第1MOSトランジスタ、T2：
Ｐチヤネル第2MOSトランジスタ、T3：Ｎチヤ
ネル第3MOSトランジスタ、T4：Ｎチヤネル第
4MOSトランジスタ。
を示すブロツク図、第２図ａ，ｂは従来のチツプ
セレクト回路図、第３図ａ，ｂは本発明による実
施例の回路図である。 T1：Ｐチヤネル第1MOSトランジスタ、T2：
Ｐチヤネル第2MOSトランジスタ、T3：Ｎチヤ
ネル第3MOSトランジスタ、T4：Ｎチヤネル第
4MOSトランジスタ。
Claims (1)
- １ 第１導電型のチヤネルを備えた第１及び第
2MOSトランジスタを設け、第１及び第2MOSト
ランジスタのドレインを各々第２及び第1MOSト
ランジスタの各ゲートに接続し、上記第１及び第
2MOSトランジスタに対応させて同一半導体基板
に第２導電型のチヤネルを備えた第３及び第
4MOSトランジスタのためのソース，ドレインと
なる領域を設け、出力させるべき信号レベルに応
じて、第３又は第4MOSトランジスタのいずれか
一方を選択して上記第１又は第2MOSトランジス
タの一方に電気的接続してなることを特徴とする
定値レベル出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1246181A JPS57127335A (en) | 1981-01-29 | 1981-01-29 | Output circuit of constant value level |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1246181A JPS57127335A (en) | 1981-01-29 | 1981-01-29 | Output circuit of constant value level |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57127335A JPS57127335A (en) | 1982-08-07 |
| JPH0216061B2 true JPH0216061B2 (ja) | 1990-04-16 |
Family
ID=11805987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1246181A Granted JPS57127335A (en) | 1981-01-29 | 1981-01-29 | Output circuit of constant value level |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57127335A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5996598A (ja) * | 1982-11-24 | 1984-06-04 | Mitsubishi Electric Corp | 読み出し専用半導体記憶装置 |
| JPS63108596A (ja) * | 1986-10-27 | 1988-05-13 | Nec Corp | 読み出し専用メモリ装置 |
| JPH04368698A (ja) * | 1991-06-17 | 1992-12-21 | Seiko Instr Inc | 半導体集積回路 |
-
1981
- 1981-01-29 JP JP1246181A patent/JPS57127335A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57127335A (en) | 1982-08-07 |
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