JPS63108596A - 読み出し専用メモリ装置 - Google Patents
読み出し専用メモリ装置Info
- Publication number
- JPS63108596A JPS63108596A JP61254990A JP25499086A JPS63108596A JP S63108596 A JPS63108596 A JP S63108596A JP 61254990 A JP61254990 A JP 61254990A JP 25499086 A JP25499086 A JP 25499086A JP S63108596 A JPS63108596 A JP S63108596A
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- JP
- Japan
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- drain
- trs
- transistors
- mos
- data
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 102220082323 rs35269563 Human genes 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は読み出し専用メモリ装置に係わり、特にＭＯＳ
）ランジスタて構成された読み出し専用メモリ装置に関
する。
）ランジスタて構成された読み出し専用メモリ装置に関
する。
［従来の技術］
従来、この種の読み出し専用メモリ装置は第３図に示さ
れているようなものが知られている。第３図において、
１〜Ｎは入力端子であり、これらの入力端子１〜Ｎはソ
ースを接地されたＭＯＳトランジスタＱｌｌ〜ＱＩＮの
ゲートに接続されている。ＱＯはＭＯＳ）ランジスタて
構成された抵抗であり、ＭＯ３抵抗ＱＯのソースは電源
電位Ｖｄｄに接続されている。データの記憶はＭＯＳ）
ランジスタＱｌｌ〜ＱＩＮのドレインをＭＯＳ抵抗ＱＯ
のドレインに接続するか否かによりなされる。すなわち
、Ｍ ＯＳ ）ランジスタＱｌｌ〜ＱＩＮのドレインが
ＭＯ５抵抗ＱＯのドレインに接続されていると、入力端
子１〜Ｎが高レベルに移行した時、電源電位Ｖｄｄから
ＭＯ５抵抗ＱＯとＭＯＳ）ランジスタＱｌｌ〜ＱＩＮを
介して電流が流れるので、ＭＯ５抵抗ＱＯのドレイン電
圧は低レベルになる。これに対して、ＭＯＳトランジス
タＱｌｌ〜ＱＩＮのドレインとＭＯ５抵抗ＱＯのドレイ
ンとが接続されていないと、ＭＯ３抵抗ＱＯのドレイン
は高レベルを維持し、かかるＭＯＳ抵抗のドレイン電圧
によりＭＯＳ）ランジスタＱ１１〜ＱＩＮに書き込まれ
ているデータＤ１を知ることができる。
れているようなものが知られている。第３図において、
１〜Ｎは入力端子であり、これらの入力端子１〜Ｎはソ
ースを接地されたＭＯＳトランジスタＱｌｌ〜ＱＩＮの
ゲートに接続されている。ＱＯはＭＯＳ）ランジスタて
構成された抵抗であり、ＭＯ３抵抗ＱＯのソースは電源
電位Ｖｄｄに接続されている。データの記憶はＭＯＳ）
ランジスタＱｌｌ〜ＱＩＮのドレインをＭＯＳ抵抗ＱＯ
のドレインに接続するか否かによりなされる。すなわち
、Ｍ ＯＳ ）ランジスタＱｌｌ〜ＱＩＮのドレインが
ＭＯ５抵抗ＱＯのドレインに接続されていると、入力端
子１〜Ｎが高レベルに移行した時、電源電位Ｖｄｄから
ＭＯ５抵抗ＱＯとＭＯＳ）ランジスタＱｌｌ〜ＱＩＮを
介して電流が流れるので、ＭＯ５抵抗ＱＯのドレイン電
圧は低レベルになる。これに対して、ＭＯＳトランジス
タＱｌｌ〜ＱＩＮのドレインとＭＯ５抵抗ＱＯのドレイ
ンとが接続されていないと、ＭＯ３抵抗ＱＯのドレイン
は高レベルを維持し、かかるＭＯＳ抵抗のドレイン電圧
によりＭＯＳ）ランジスタＱ１１〜ＱＩＮに書き込まれ
ているデータＤ１を知ることができる。
［発明が解決しようとする問題点］
しかしながら、上記従来例にあっては記憶しているデー
タによってはデータの読み出し期間中、常時電源電位Ｖ
ｄｄと接地端子との間に電流通路が形成されるので、メ
モリ装置の消費電力が大きくなるという問題点があった
。
タによってはデータの読み出し期間中、常時電源電位Ｖ
ｄｄと接地端子との間に電流通路が形成されるので、メ
モリ装置の消費電力が大きくなるという問題点があった
。
本発明の目的は消費電力の少ない読み出し専用メモリ装
置を提供することである。
置を提供することである。
［問題点を解決するための手段、作用及び効果］本発明
に係わる読み出し専用メモリ装置は複数の入力端子と、
ソースを第１基準電圧源に接続され上記入力端子に供給
される信号により選択されるとオンする複数の記憶素子
と、ソースを第２基準電圧源に接続された電流供給トラ
ンジスタ手段とを有し、記憶させるべきデータに対応さ
せて上記記憶素子と電流供給トランジスタ手段のドレイ
ンとを選択的に接続した読み出し専用メモリ装置におい
て、上記電流供給トランジスタ手段なドレインとゲート
とを互いに交差接続しドレインが第１基準電圧になると
オフする１対のトランジスタで構成し、上記記憶素子の
ドレインを記憶させるべきデータに対応させて上記１対
のトランジスタの何れかのドレインに接続したことを特
徴としている。
に係わる読み出し専用メモリ装置は複数の入力端子と、
ソースを第１基準電圧源に接続され上記入力端子に供給
される信号により選択されるとオンする複数の記憶素子
と、ソースを第２基準電圧源に接続された電流供給トラ
ンジスタ手段とを有し、記憶させるべきデータに対応さ
せて上記記憶素子と電流供給トランジスタ手段のドレイ
ンとを選択的に接続した読み出し専用メモリ装置におい
て、上記電流供給トランジスタ手段なドレインとゲート
とを互いに交差接続しドレインが第１基準電圧になると
オフする１対のトランジスタで構成し、上記記憶素子の
ドレインを記憶させるべきデータに対応させて上記１対
のトランジスタの何れかのドレインに接続したことを特
徴としている。
した、かって、入力端子に信号を供給して所望の記憶素
子にアクセスすると、該記憶素子はオンしてそのドレイ
ンは第１基準電圧になる。その結果、１対の交差接続さ
れたトランジスタの内、アクセスされた記憶素子のドレ
インに接続された方のトランジスタのドレインは第１基
準電圧になるとともにオフする。一方、アクセスされた
記憶素子に接続されていない方のトランジスタのドレイ
ンは第２基準電圧を維持するので、これら１対のトラン
ジスタの電圧差に基づきアクセスされた記憶素子に記憶
されているデータを知ることができる。
子にアクセスすると、該記憶素子はオンしてそのドレイ
ンは第１基準電圧になる。その結果、１対の交差接続さ
れたトランジスタの内、アクセスされた記憶素子のドレ
インに接続された方のトランジスタのドレインは第１基
準電圧になるとともにオフする。一方、アクセスされた
記憶素子に接続されていない方のトランジスタのドレイ
ンは第２基準電圧を維持するので、これら１対のトラン
ジスタの電圧差に基づきアクセスされた記憶素子に記憶
されているデータを知ることができる。
このように、本発明に係わる読み出し専用メモリ装置で
は記憶素子へのアクセス開始直後にアクセスされた記憶
素子に接続されているトランジスタをオフさせるので、
データの読み出し期間中第１基準電圧源と第２基準電圧
源との間に電流経路が形成されることがなく、消費電力
を減少させることができる。
は記憶素子へのアクセス開始直後にアクセスされた記憶
素子に接続されているトランジスタをオフさせるので、
データの読み出し期間中第１基準電圧源と第２基準電圧
源との間に電流経路が形成されることがなく、消費電力
を減少させることができる。
［実施例］
以下本発明の実施例を図面を参照しつつ説明する。
第１図は本発明の第１実施例の構成を示す電気回路図で
あり、ソースを電源電位に接続された１対のＰチャンネ
ルＭＯ５）ランジスタＱｌ、 Ｑ２とゲートを入力端
子１〜Ｎにそれぞれ接続されたＮチャンネルＭＯＳ）ラ
ンジスタＱｌｌ〜ＱＩＮを有している。ＭＯＳ）ランジ
スタＱｌ、Ｑ２のドレインはＭＯＳ）ランジスタＱ２．
Ｑｌのゲートにそれぞれ交差接続されており、ＭＯＳ）
ランジスタＱｌ、Ｑ２の１対のドレインがデータの出力
ノードを構成している。従って、上記Ｍ ＯＳ ）ラン
ジスタＱｌ、Ｑ２は全体として電流供給トランジスタ手
段を構成している。
あり、ソースを電源電位に接続された１対のＰチャンネ
ルＭＯ５）ランジスタＱｌ、 Ｑ２とゲートを入力端
子１〜Ｎにそれぞれ接続されたＮチャンネルＭＯＳ）ラ
ンジスタＱｌｌ〜ＱＩＮを有している。ＭＯＳ）ランジ
スタＱｌ、Ｑ２のドレインはＭＯＳ）ランジスタＱ２．
Ｑｌのゲートにそれぞれ交差接続されており、ＭＯＳ）
ランジスタＱｌ、Ｑ２の１対のドレインがデータの出力
ノードを構成している。従って、上記Ｍ ＯＳ ）ラン
ジスタＱｌ、Ｑ２は全体として電流供給トランジスタ手
段を構成している。
データの記憶はＭＯＳ）ランジスタＱｌｌ〜ＱＩＮのド
レインをＭＯＳトランジスタＱｌ、 Ｑ２の何れのド
レインに接続するかによりなされる。
レインをＭＯＳトランジスタＱｌ、 Ｑ２の何れのド
レインに接続するかによりなされる。
すなわち、例えばＭＯＳ）ランジスタＱｌｌのドレイン
がＭＯＳ）ランジスタＱ１のドレインに接続されている
と、入力端子１が高レベルに移行したときＭＯＳ）ラン
ジスタＱ１のドレインは接地されて低レベルに移行する
もののＭＯＳ）ランジスタＱ１はオフとなりもはや電流
は流れない。一方、Ｎ１０ＳトランジスタＱ２のゲート
は低レベルとなり、そのドレインは高レベルを維持する
。
がＭＯＳ）ランジスタＱ１のドレインに接続されている
と、入力端子１が高レベルに移行したときＭＯＳ）ラン
ジスタＱ１のドレインは接地されて低レベルに移行する
もののＭＯＳ）ランジスタＱ１はオフとなりもはや電流
は流れない。一方、Ｎ１０ＳトランジスタＱ２のゲート
は低レベルとなり、そのドレインは高レベルを維持する
。
これに対して、ＭＯＳ）ランジスタＱｌｌのドレインが
ＭＯＳ）ランジスタＱ２のドレインに接続されていると
、入力端子１が高レベルに移行したときＭＯＳ）ランジ
スタＱ２のドレインは接地されて低レベルに移行するも
ののＭＯＳ）ランジスタＱ２はオフとなりもはや電流は
流れないが、ＭＯＳ）ランジスタＱ１のドレインは高レ
ベルを維持する。したがって、ＭＯＳ）ランジスタＱｌ
。
ＭＯＳ）ランジスタＱ２のドレインに接続されていると
、入力端子１が高レベルに移行したときＭＯＳ）ランジ
スタＱ２のドレインは接地されて低レベルに移行するも
ののＭＯＳ）ランジスタＱ２はオフとなりもはや電流は
流れないが、ＭＯＳ）ランジスタＱ１のドレインは高レ
ベルを維持する。したがって、ＭＯＳ）ランジスタＱｌ
。
Ｑ２のドレイン電圧によりＭＯＳ）ランジスタＱ１１〜
ＱＩＮに記憶されているデータを知ることができ、しか
も読み出し期間中電流経路が形成される訳ではないので
、消費電力も軽減する。
ＱＩＮに記憶されているデータを知ることができ、しか
も読み出し期間中電流経路が形成される訳ではないので
、消費電力も軽減する。
第２図は本発明の第２実施例を示す電気回路図であり、
第１実施例を縦続接続して構成されている。したがって
、第２実施例では１つの入力端子の指定によりＮ１ビッ
トのデータを読み出すことができる。
第１実施例を縦続接続して構成されている。したがって
、第２実施例では１つの入力端子の指定によりＮ１ビッ
トのデータを読み出すことができる。
第１図は本発明の第１実施例の構成を示す電気回路図、
第２図は本発明の第２実施例の構成を示す電気回路図、
第３図は従来例を示す電気回路図である。
１〜Ｎ・・・・・・・・入力端子、
Ｑｌ、Ｑ２・・・・・・ＭＯＳ）ランジスタ（電流供給
トランジスタ 手段）、 Ｑｌｌ〜ＱＭＮ・・・・ＭＯＳ）ランジスタ（記憶素子
）、 Ｇ・・・・・・・・・・接地端子 （第１基準電圧源）、 Ｖｄｄ・・・・・・・・電源電位 （第２基準電圧源）。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − −（Ｎ ＄ １ 区 １へ 派 Ｔ−へ
トランジスタ 手段）、 Ｑｌｌ〜ＱＭＮ・・・・ＭＯＳ）ランジスタ（記憶素子
）、 Ｇ・・・・・・・・・・接地端子 （第１基準電圧源）、 Ｖｄｄ・・・・・・・・電源電位 （第２基準電圧源）。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − −（Ｎ ＄ １ 区 １へ 派 Ｔ−へ
Claims (1)
- 複数の入力端子と、ソースを第１基準電圧源に接続さ
れ上記入力端子に供給される信号により選択されるとオ
ンする複数の記憶素子と、ソースを第２基準電圧源に接
続された電流供給トランジスタ手段とを有し、記憶させ
るべきデータに対応させて上記記憶素子と電流供給トラ
ンジスタ手段のドレインとを選択的に接続した読み出し
専用メモリ装置において、上記電流供給トランジスタ手
段をドレインとゲートとを互いに交差接続しドレインが
第１基準電圧になるとオフする１対のトランジスタで構
成し、上記記憶素子のドレインを記憶させるべきデータ
に対応させて上記１対のトランジスタの何れかのドレイ
ンに接続したことを特徴とする読み出し専用メモリ装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61254990A JPS63108596A (ja) | 1986-10-27 | 1986-10-27 | 読み出し専用メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61254990A JPS63108596A (ja) | 1986-10-27 | 1986-10-27 | 読み出し専用メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63108596A true JPS63108596A (ja) | 1988-05-13 |
Family
ID=17272675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61254990A Pending JPS63108596A (ja) | 1986-10-27 | 1986-10-27 | 読み出し専用メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63108596A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134792A (ja) * | 1987-10-20 | 1989-05-26 | Sgs Thomson Microelettronica Spa | 読出し専用メモリ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57127335A (en) * | 1981-01-29 | 1982-08-07 | Sharp Corp | Output circuit of constant value level |
| JPS60125998A (ja) * | 1983-12-12 | 1985-07-05 | Fujitsu Ltd | 半導体記憶装置 |
-
1986
- 1986-10-27 JP JP61254990A patent/JPS63108596A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57127335A (en) * | 1981-01-29 | 1982-08-07 | Sharp Corp | Output circuit of constant value level |
| JPS60125998A (ja) * | 1983-12-12 | 1985-07-05 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134792A (ja) * | 1987-10-20 | 1989-05-26 | Sgs Thomson Microelettronica Spa | 読出し専用メモリ |
| US4928261A (en) * | 1987-10-20 | 1990-05-22 | Sgs-Thomson Microelectronics Srl | CMOS read-only memory with static operation |
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