JPH021611A - 電圧シフト装置 - Google Patents
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- JPH021611A JPH021611A JP63271908A JP27190888A JPH021611A JP H021611 A JPH021611 A JP H021611A JP 63271908 A JP63271908 A JP 63271908A JP 27190888 A JP27190888 A JP 27190888A JP H021611 A JPH021611 A JP H021611A
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
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- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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- G05F3/247—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は電圧シフト装置に関する。
［従来の技術］
ＧａＡｓ集積回路（ｒｃ）によって達成することができ
る超高速スイッチング・スピードは、それらを高速のシ
ステムの主要部のために非常に魅力的にしている。しか
しながら、ＧａＡｓ ＥＣは、かかる高速システムの
他の部分で使用されている高速シリコンＩＣとインタフ
ェースすることが必要である。このことは、高速の応用
のための優勢なシリコンｆｃ技術が非常に低い、典型的
には６００ｍｖから８００＋ｎＶである論理振幅（ΔＶ
ｔ、）を有するエミッタ結合論理素子（Ｅ ＣＬＸ典型
的には、フェアチャイルド社およびモトローラ社により
夫々製造されているＦ １００Ｋもしくはｌ０ＫＨシ
リーズ）であるので、実際上行なうことは非常に困難で
あることが証明されている。かかる低論理振幅は、ＥＣ
Ｌ回路にインタフェースしているＧａＡｓ ＩＣの論
理入カスレジ１ホールド電圧ＶｔｈをＥＣＬのスレッシ
１ホールド、もしくは、ＥＣＬの用語でＶａａと呼ばれ
ている、ＥＣＩ、論理振幅の中心に正確に合わせること
を必須にする。実際に、もしｖｔｈがＶＢＢの１００ｍ
Ｖのオーダ内にないときには、Ｖｔｈ ＶＢＢ入カス
レシ二ホールド電圧誤差と同じ極性をもった論理入力信
号に対するノイズマージンは、ダイナミック応答特性と
ともに、実質的に減少する。入力のスレシュホールドの
両立性は電界効果トランジスタ（ＦＥＴ）論理素子で達
成するのは非常に困難であるが、これはＦＥＴがバイポ
ーラ・トランジスタが本質的に有しているおよそ１０ｍ
ＶのΔｖｅｇの非常に狭いスレシュホールド電圧の制御
を有していないからである。さらに、ＧａＡｓ ＭＥ
ＳＦＥＴ論理回路のｖｔｈの温度係数は、ＥＣＬのスレ
シュホールドとよく合致していない。ＥＣＬのＦ １
００Ｋおよびｌ０ＫＨのバージョンのものでも、そのま
まの正常な（補償のされていない）ＧａＡｓ回路とは、
このことに関しては互いに合致しない。スレシーホール
ドの制御の問題は、標準的なＥＣＭ、７１源供給Ｌ／ン
ジ（Ｖ ｏｎ（ＧａＡｓ）＝ Ｖｃｃ（Ｅ ＣＬ）＝
０ 、 ＯＶおよびＶｇｉ（ＧａＡ８）＝Ｖａ：ｇ（
Ｅ ＣＬ）＝ ５． ２ Ｖ）を使用しているキャパ
シタ・ダイオードＦＥＴ論理素子（ＣＤＦＬ、）のよう
なＧａＡｓ ＭＥＳＦＥＴ論理回路において増大する
。かかる回路では、スイッチングＤ−ＭＥＳＦＥＴのソ
ースは分離した中間のＶｌ！５１電位、典型的にはＶｓ
ｓ＝−３，４Ｖ（±０．１５Ｖ）に接続され、よって、
ＥＣＬのｖｃｃに対抗するものとして、それは入力のス
レッシュホールドが参照されるこのＶＳｇに対応してい
る。
る超高速スイッチング・スピードは、それらを高速のシ
ステムの主要部のために非常に魅力的にしている。しか
しながら、ＧａＡｓ ＥＣは、かかる高速システムの
他の部分で使用されている高速シリコンＩＣとインタフ
ェースすることが必要である。このことは、高速の応用
のための優勢なシリコンｆｃ技術が非常に低い、典型的
には６００ｍｖから８００＋ｎＶである論理振幅（ΔＶ
ｔ、）を有するエミッタ結合論理素子（Ｅ ＣＬＸ典型
的には、フェアチャイルド社およびモトローラ社により
夫々製造されているＦ １００Ｋもしくはｌ０ＫＨシ
リーズ）であるので、実際上行なうことは非常に困難で
あることが証明されている。かかる低論理振幅は、ＥＣ
Ｌ回路にインタフェースしているＧａＡｓ ＩＣの論
理入カスレジ１ホールド電圧ＶｔｈをＥＣＬのスレッシ
１ホールド、もしくは、ＥＣＬの用語でＶａａと呼ばれ
ている、ＥＣＩ、論理振幅の中心に正確に合わせること
を必須にする。実際に、もしｖｔｈがＶＢＢの１００ｍ
Ｖのオーダ内にないときには、Ｖｔｈ ＶＢＢ入カス
レシ二ホールド電圧誤差と同じ極性をもった論理入力信
号に対するノイズマージンは、ダイナミック応答特性と
ともに、実質的に減少する。入力のスレシュホールドの
両立性は電界効果トランジスタ（ＦＥＴ）論理素子で達
成するのは非常に困難であるが、これはＦＥＴがバイポ
ーラ・トランジスタが本質的に有しているおよそ１０ｍ
ＶのΔｖｅｇの非常に狭いスレシュホールド電圧の制御
を有していないからである。さらに、ＧａＡｓ ＭＥ
ＳＦＥＴ論理回路のｖｔｈの温度係数は、ＥＣＬのスレ
シュホールドとよく合致していない。ＥＣＬのＦ １
００Ｋおよびｌ０ＫＨのバージョンのものでも、そのま
まの正常な（補償のされていない）ＧａＡｓ回路とは、
このことに関しては互いに合致しない。スレシーホール
ドの制御の問題は、標準的なＥＣＭ、７１源供給Ｌ／ン
ジ（Ｖ ｏｎ（ＧａＡｓ）＝ Ｖｃｃ（Ｅ ＣＬ）＝
０ 、 ＯＶおよびＶｇｉ（ＧａＡ８）＝Ｖａ：ｇ（
Ｅ ＣＬ）＝ ５． ２ Ｖ）を使用しているキャパ
シタ・ダイオードＦＥＴ論理素子（ＣＤＦＬ、）のよう
なＧａＡｓ ＭＥＳＦＥＴ論理回路において増大する
。かかる回路では、スイッチングＤ−ＭＥＳＦＥＴのソ
ースは分離した中間のＶｌ！５１電位、典型的にはＶｓ
ｓ＝−３，４Ｖ（±０．１５Ｖ）に接続され、よって、
ＥＣＬのｖｃｃに対抗するものとして、それは入力のス
レッシュホールドが参照されるこのＶＳｇに対応してい
る。
従ってＶＳＳ供給電源電圧の許容誤差（Ｖ ｏｎ−Ｖ
ｓｓ）は、ｖｃｃ（ＥＣＬ回路のＶ ｃｃはＧａＡｓ回
路のｖＤＤと同じである）が基準であるＥＣＬに関して
論理スレッシ１ホールド電圧（Ｖｏｏ Ｖｔｈ）の同
じ変化となる。要するに、０から＋８５℃もしくは一５
５℃から＋１２５°Ｃの適正な温度範囲にわったって、
もしくはＶＢＢに関して±５％の電源供給の許容誤差で
差動入力ＧａＡｓ論理回路以外のものとＥＣＬの入力レ
ベルの両立性を達成することが可能なことが明らかにさ
れていなかった。このことは、高速電子システムにおけ
るＧａＡｓ１Ｇ技術の床几な利用を達成するのに臨界的
な問題を提供する。
ｓｓ）は、ｖｃｃ（ＥＣＬ回路のＶ ｃｃはＧａＡｓ回
路のｖＤＤと同じである）が基準であるＥＣＬに関して
論理スレッシ１ホールド電圧（Ｖｏｏ Ｖｔｈ）の同
じ変化となる。要するに、０から＋８５℃もしくは一５
５℃から＋１２５°Ｃの適正な温度範囲にわったって、
もしくはＶＢＢに関して±５％の電源供給の許容誤差で
差動入力ＧａＡｓ論理回路以外のものとＥＣＬの入力レ
ベルの両立性を達成することが可能なことが明らかにさ
れていなかった。このことは、高速電子システムにおけ
るＧａＡｓ１Ｇ技術の床几な利用を達成するのに臨界的
な問題を提供する。
［発明の要約］
本発明は、Ｖａａとｖｔｈとの両立性を達成するために
フィードバックと組み合わされたＣＤＦＬの変形を使用
する。ＣＤＦＬの手法の実質的な利点の一つは、それが
重大な伝播遅れなしにＥＣＬ入カシカレベル送を行なう
ことができることである。
フィードバックと組み合わされたＣＤＦＬの変形を使用
する。ＣＤＦＬの手法の実質的な利点の一つは、それが
重大な伝播遅れなしにＥＣＬ入カシカレベル送を行なう
ことができることである。
この手法において、遅れのないＥＣＬ入力が遅延時間の
実質的な節約のために論理機能において直接使用される
。一方、差動入カドランスレータを使用することは、少
なくとも一段の伝播遅れを来たすことになり、ランダム
・アクセス・メモリのアドレス・ドライバもしくはマル
チプレクサにおけるように、入力チップの論理が真とそ
の補数の形式の両方を必要としないならば、このことは
無駄なことである。この理由により、差動入力は、入力
信号の両極性が要求されるときにのみ使用される。
実質的な節約のために論理機能において直接使用される
。一方、差動入カドランスレータを使用することは、少
なくとも一段の伝播遅れを来たすことになり、ランダム
・アクセス・メモリのアドレス・ドライバもしくはマル
チプレクサにおけるように、入力チップの論理が真とそ
の補数の形式の両方を必要としないならば、このことは
無駄なことである。この理由により、差動入力は、入力
信号の両極性が要求されるときにのみ使用される。
本発明は、全ての入力に関して入力レベルシフト回路に
かかるシフト電圧が、温度、供給電源電圧もしくはＭＥ
ＳＦＥＴのピンチオフ電圧Ｖｐのようなプロセス・パラ
メータの変化にもかかわらず、「予備」のｖＢＢ入力で
直流電位に等しいスレッシュホールド電圧を維持するよ
うな手法で調整されるものに、ＣＤＦＬ回路の手、法を
拡大する。ＥＣＬの両立性は、適正なレベルにシフト電
圧を維持し、それにより、所望の入力論理スレッシュホ
ールド値を達成するために、適度の追従性を有するが、
しかし、均一なＣＤＦＬ電圧シフタを帰還回路と組み合
わせることにより達成される。この技術は非常に有効で
あることが分かった。
かかるシフト電圧が、温度、供給電源電圧もしくはＭＥ
ＳＦＥＴのピンチオフ電圧Ｖｐのようなプロセス・パラ
メータの変化にもかかわらず、「予備」のｖＢＢ入力で
直流電位に等しいスレッシュホールド電圧を維持するよ
うな手法で調整されるものに、ＣＤＦＬ回路の手、法を
拡大する。ＥＣＬの両立性は、適正なレベルにシフト電
圧を維持し、それにより、所望の入力論理スレッシュホ
ールド値を達成するために、適度の追従性を有するが、
しかし、均一なＣＤＦＬ電圧シフタを帰還回路と組み合
わせることにより達成される。この技術は非常に有効で
あることが分かった。
［発明の目的］
従って、本発明の目的は、標準的な商用もしくは軍用の
温度範囲および電源電圧変動にわたってＥＣＬとＧａＡ
ｓ半導体との間で動作する安定なインターフェース回路
を提供することである。
温度範囲および電源電圧変動にわたってＥＣＬとＧａＡ
ｓ半導体との間で動作する安定なインターフェース回路
を提供することである。
本発明のいま一つの目的は、重大な伝播遅れを加えるこ
となく、ＥＣＬとＧａＡｓとの間の安定したインターフ
ェース回路を提供することである。
となく、ＥＣＬとＧａＡｓとの間の安定したインターフ
ェース回路を提供することである。
［実施例コ
第１Ａ図、第１Ｂ図および第１Ｃ図はＣＤＦＬ論理回路
のために要求される電圧シフタ回路の３つのものを示し
ている。３つのもののすべてにおいて、交流（ＡＣ）も
しくは過渡信号電流は、大領域の逆バイアスされた、典
型的には約１０μ八から２５０μＡの微少電流ｒ ８１
ＡＳにより逆バイアスに維持されている、ショットキ・
ダイオード・キャパシタ２０もしくはｒＤＣＡＰＪとし
て示されている、ある種のタイプのキャパシタを通過す
る。
のために要求される電圧シフタ回路の３つのものを示し
ている。３つのもののすべてにおいて、交流（ＡＣ）も
しくは過渡信号電流は、大領域の逆バイアスされた、典
型的には約１０μ八から２５０μＡの微少電流ｒ ８１
ＡＳにより逆バイアスに維持されている、ショットキ・
ダイオード・キャパシタ２０もしくはｒＤＣＡＰＪとし
て示されている、ある種のタイプのキャパシタを通過す
る。
Ｉ ＢＸＡｍは接続されるか、または最も負の電源の近
く、もしくは通常−５，２ｖである、■−に接続される
、ある種のタイプの制御可能な電流吸収素子により与え
られる。ＤＣＡＰ２０の静電容量は、交流信号電圧損失
を避けるために負荷静電容量の何倍もなければならない
。第１Ａ図に示されているような通常の中間段のＣＤＦ
Ｌでは、ＤＣＡＰ２０の両端の逆バイアス電圧Ｖ８□□
は、三つの順方向バイアスされたショットキ・ダイオー
ド２２゜２４および２６の直流結合により制御されてい
る。
く、もしくは通常−５，２ｖである、■−に接続される
、ある種のタイプの制御可能な電流吸収素子により与え
られる。ＤＣＡＰ２０の静電容量は、交流信号電圧損失
を避けるために負荷静電容量の何倍もなければならない
。第１Ａ図に示されているような通常の中間段のＣＤＦ
Ｌでは、ＤＣＡＰ２０の両端の逆バイアス電圧Ｖ８□□
は、三つの順方向バイアスされたショットキ・ダイオー
ド２２゜２４および２６の直流結合により制御されてい
る。
典型的な入力シフタに対し、要求されるシフト（Ｖ ５
ｏｔｒｔ＝ Ｖ ｔｈ＋ Ｖ ｇ８Ｂ（ハラ７７．しテ
イルソースに対する電圧ゲー））−Ｖｓｓ＝−１，３Ｖ
＋０゜２Ｖ＋３．４Ｖ＝２．３Ｖ）は、よく制御された
順方向電圧降下を有するとともにおおよそ２．２μＭ！
の接合領域を有するダイオードである低Ｒｓ精密シフト
・ダイオード２２．２４および２６を通して流れるＩ
ＢＸＡ８＝ ２５０μへのバイアス電流により得られる
。不幸にして、かかるシフタはシフト電位の顕著な再現
性を与えるけれども、それはあまりにも「狭い」のでＶ
ＳＳの補償を達成するためにｖｓＨｙｒｙの変化に十分
近い範囲の値にすることができないか、ダイオードの順
方向電圧降下の電圧依存性を補償することができない。
ｏｔｒｔ＝ Ｖ ｔｈ＋ Ｖ ｇ８Ｂ（ハラ７７．しテ
イルソースに対する電圧ゲー））−Ｖｓｓ＝−１，３Ｖ
＋０゜２Ｖ＋３．４Ｖ＝２．３Ｖ）は、よく制御された
順方向電圧降下を有するとともにおおよそ２．２μＭ！
の接合領域を有するダイオードである低Ｒｓ精密シフト
・ダイオード２２．２４および２６を通して流れるＩ
ＢＸＡ８＝ ２５０μへのバイアス電流により得られる
。不幸にして、かかるシフタはシフト電位の顕著な再現
性を与えるけれども、それはあまりにも「狭い」のでＶ
ＳＳの補償を達成するためにｖｓＨｙｒｙの変化に十分
近い範囲の値にすることができないか、ダイオードの順
方向電圧降下の電圧依存性を補償することができない。
第１Ｂ図に示す可能な代わりのものは、シフタの直流通
路に対してソース・フォロワ入力を使用したもので、上
記直流通路ではＶ ５ＨｘｖｒｃＶ ５ｏｘｒｙ＝ Ｖ
ｇｓ＋ ３ Ｖ Ｆ、ここでｖＦは、３つのダイオー
ド・シフタ、ダイオード２２．２４および２６の各々の
ダイオード順方向降下である。）を変化させるためにＩ
ＢＸＡ！ａの変化は入力Ｄ−ＭＥＳＦＥＴ２８のゲート
・ソース間電圧Ｖｇｓを変化させる。このことはゼロ入
力バイアス電流を提供するという小さな利点を有してい
るが、それは入力スレシユホールドに好ましくない他の
ＭＥＳＦＥ７２８の電圧の不確定性を付加する。第１Ｃ
図の単一バイアス回路は、第１Ａ図の回路のシリーズ／
シャント抵抗の変形を示しており、この回路は適切なり
ｓ、１ｔＦＴレンジをあたえるために十分な追従性を有
している。ダイオード２６は、高い！Ｂ□Ａｓにて、そ
の電圧降下が通常の順方向降下、もしくはＶＦ（それは
、室温でおよそ０．７５Ｖである。）を越えてよく増加
するように、十分な直列抵抗、すなわち抵抗３０でもっ
て調整される。非常に低いバイアス電流で、シャント抵
抗３２はＶＦよりも大幅に降下するのを減少させる。埋
め込まれたＮ＋の抵抗３０および３２の付加的な利点は
、それらの正の温度係数が、Ｔ ＢｆＡＳのＶ８Ｂ帰還
の制御の干渉がなくでも、ＶＦの負の温度係数の幾分か
を相殺するのを助けることである。
路に対してソース・フォロワ入力を使用したもので、上
記直流通路ではＶ ５ＨｘｖｒｃＶ ５ｏｘｒｙ＝ Ｖ
ｇｓ＋ ３ Ｖ Ｆ、ここでｖＦは、３つのダイオー
ド・シフタ、ダイオード２２．２４および２６の各々の
ダイオード順方向降下である。）を変化させるためにＩ
ＢＸＡ！ａの変化は入力Ｄ−ＭＥＳＦＥＴ２８のゲート
・ソース間電圧Ｖｇｓを変化させる。このことはゼロ入
力バイアス電流を提供するという小さな利点を有してい
るが、それは入力スレシユホールドに好ましくない他の
ＭＥＳＦＥ７２８の電圧の不確定性を付加する。第１Ｃ
図の単一バイアス回路は、第１Ａ図の回路のシリーズ／
シャント抵抗の変形を示しており、この回路は適切なり
ｓ、１ｔＦＴレンジをあたえるために十分な追従性を有
している。ダイオード２６は、高い！Ｂ□Ａｓにて、そ
の電圧降下が通常の順方向降下、もしくはＶＦ（それは
、室温でおよそ０．７５Ｖである。）を越えてよく増加
するように、十分な直列抵抗、すなわち抵抗３０でもっ
て調整される。非常に低いバイアス電流で、シャント抵
抗３２はＶＦよりも大幅に降下するのを減少させる。埋
め込まれたＮ＋の抵抗３０および３２の付加的な利点は
、それらの正の温度係数が、Ｔ ＢｆＡＳのＶ８Ｂ帰還
の制御の干渉がなくでも、ＶＦの負の温度係数の幾分か
を相殺するのを助けることである。
第１ｃ図の非常に均一な制御された直流追従シフタは第
２図のブロックダイヤグラムに図示されている。本発明
のトランジスタレベルの実施例は第３図に示されている
。手法の鍵となる概念は、ＧａＡｓ ＩＣの論理入力
の全て、および「余分」のＶｎａ人力は、ライン３８の
同じゲー１−７［圧ＶＦＢＴ（帰還調整電圧）より全て
制御されている同じプルダウンＦＥＴ３６からＶＥＥに
バイアスされた同じシフタ３４（第１ｃ図および第２図
）を有しており、このため、それらは全て同じ（制御可
能な）シフタバイアス電流ｌｌ１ｌｘＡｓを発生するこ
とである。第３図に示すように、これらのプルダウンＦ
ＥＴ３６のソースのリード３７の各々は、 Ｖ ＦＢＴ≧Ｖ０に制限されたｖＦ８Ｔ電位により十分
にＩｓ□８を減少させることができるように、バッテリ
５４により表された、同じ抵抗もしくは抵抗／ダイオー
ド電圧分割回路によりｖｏよりも上のあルアＩｔ位、典
型的＋＝−０，４Ｖ（Ｄ−ＭＥＳＦＥＴ回路のＶｐ＝−
０，８Ｖに対して）に維持される。
２図のブロックダイヤグラムに図示されている。本発明
のトランジスタレベルの実施例は第３図に示されている
。手法の鍵となる概念は、ＧａＡｓ ＩＣの論理入力
の全て、および「余分」のＶｎａ人力は、ライン３８の
同じゲー１−７［圧ＶＦＢＴ（帰還調整電圧）より全て
制御されている同じプルダウンＦＥＴ３６からＶＥＥに
バイアスされた同じシフタ３４（第１ｃ図および第２図
）を有しており、このため、それらは全て同じ（制御可
能な）シフタバイアス電流ｌｌ１ｌｘＡｓを発生するこ
とである。第３図に示すように、これらのプルダウンＦ
ＥＴ３６のソースのリード３７の各々は、 Ｖ ＦＢＴ≧Ｖ０に制限されたｖＦ８Ｔ電位により十分
にＩｓ□８を減少させることができるように、バッテリ
５４により表された、同じ抵抗もしくは抵抗／ダイオー
ド電圧分割回路によりｖｏよりも上のあルアＩｔ位、典
型的＋＝−０，４Ｖ（Ｄ−ＭＥＳＦＥＴ回路のＶｐ＝−
０，８Ｖに対して）に維持される。
もし、スイッチングＦＥＴ４１，４３．４５および４７
の幅とそれらの対応するプルアップのアクティブ負荷４
２，４４．および４６との比が同じに保たれ、アクティ
ブ負荷４８を有するスイッチングＦＥＴ４９からなるフ
ィードバック・ゲートの幅の比に等しいならば、そのと
きはスイッチングＦＥＴの全てはスレッシュホールドＶ
ｇｓＢにて同じＶｇＳを持ち、従って、同じ入力スレッ
シュホールド電圧を持つ。定量的には、ＶｇｓＢはアク
ティブ負荷Ｗｐｕの幅とそのスイッチングＦＥＴの幅ｗ
ｒｔｔとの比によって、はぼ式ＶｇｓＢ−Ｖｐ（１−Ｗ
ｐｕ／ Ｗｒｇｔ）によって決定される。アクティブ負
荷４８の幅をＷ（４８）とし、ＦＥＴ４９の幅をＷ（４
９）としたとき、もしＷ（４８）／Ｗ（４９）＝Ｗ（４
２）／Ｗ（４１）＝Ｗ（４４）／Ｗ（４３）＝Ｗ（４６
）／Ｗ（４５）＝Ｗ（４６）／Ｗ（４７）ならば、全て
のスイッチングＦＥＴに対するＶ ｇｓＢは同じである
。全てのもののＶ、Ｈｘ、Ｔは同じであるので、それら
の入力スレッシュホールド電圧ｖｔｈは全て同じでなけ
ればならない。しかしながら、全てのこれらの「等しい
」スレッシュホールド電圧の大きさは、「等しい」シフ
タ・バイアス電流に、従って帰還制御電圧Ｖ ＦＢ７に
依存する。ＶＢＢ帰還の手法の目的は、全ての入力ゲー
トの入力スレッシュホールド電圧がＶａｎ’２Ｊ位にあ
ることを保証することである。このことは、もしＶ６８
直流入力レベルが入力ゲートに印加されると、その出力
は出力に接続されたゲート人力のスレッシュホールド電
圧と等しい直流レベルになることを意味する。これは第
２図の帰還路によって示されており、この帰還路はＶＢ
Ｂ帰還人力ゲート４０．典型的な内部人カゲ−）４２．
ループフィルタ素子５１と５３およびバッファ４６を含
む。Ｖｉ１８帰還入力ゲート４０（第３図に示されたス
イッチングＦＥＴ４９．アクティブ負荷４８および通常
のＣＤＦＬ段間レベルシフタ５０を含む）の出力は、「
典型的」な内部入カゲー）４２（第３図に示されるよう
に、スイッチングＦＥＴ７１およびアクティブ負荷７２
を含む。）の入力に接続され、上記内部入力ゲート４２
はチップの内部ゲートに一般に使用されているのと同じ
に幅の比を引き上げるＦＥＴを有している。もし、線３
９のゲート４２の出力がフィードバック調整電圧Ｖ Ｆ
ＢＴを発生するために使用され、そしてｖＢ８直流電位
が■。入力ゲート４０に印加されるならば、線３８のＶ
Ｆｉｌ？を通して負帰還しているので、従続接続され
たゲート４０および４２によって構成された「オペアン
プ」の高直流利得がゲート４２の入力スレッジ１ホール
ド電圧をｖｏに等しくなるようにする。なぜならば、す
べての入力スレッシュホールドは、この同じＶ 、、、
（第２図および第３図）により制御されており、しかも
設計によって等しくされているからであって、我々は正
確にチップのすべての入力論理スレッシュホールド・レ
ベルをｖｏに正確に設定するという目的を達成した。
の幅とそれらの対応するプルアップのアクティブ負荷４
２，４４．および４６との比が同じに保たれ、アクティ
ブ負荷４８を有するスイッチングＦＥＴ４９からなるフ
ィードバック・ゲートの幅の比に等しいならば、そのと
きはスイッチングＦＥＴの全てはスレッシュホールドＶ
ｇｓＢにて同じＶｇＳを持ち、従って、同じ入力スレッ
シュホールド電圧を持つ。定量的には、ＶｇｓＢはアク
ティブ負荷Ｗｐｕの幅とそのスイッチングＦＥＴの幅ｗ
ｒｔｔとの比によって、はぼ式ＶｇｓＢ−Ｖｐ（１−Ｗ
ｐｕ／ Ｗｒｇｔ）によって決定される。アクティブ負
荷４８の幅をＷ（４８）とし、ＦＥＴ４９の幅をＷ（４
９）としたとき、もしＷ（４８）／Ｗ（４９）＝Ｗ（４
２）／Ｗ（４１）＝Ｗ（４４）／Ｗ（４３）＝Ｗ（４６
）／Ｗ（４５）＝Ｗ（４６）／Ｗ（４７）ならば、全て
のスイッチングＦＥＴに対するＶ ｇｓＢは同じである
。全てのもののＶ、Ｈｘ、Ｔは同じであるので、それら
の入力スレッシュホールド電圧ｖｔｈは全て同じでなけ
ればならない。しかしながら、全てのこれらの「等しい
」スレッシュホールド電圧の大きさは、「等しい」シフ
タ・バイアス電流に、従って帰還制御電圧Ｖ ＦＢ７に
依存する。ＶＢＢ帰還の手法の目的は、全ての入力ゲー
トの入力スレッシュホールド電圧がＶａｎ’２Ｊ位にあ
ることを保証することである。このことは、もしＶ６８
直流入力レベルが入力ゲートに印加されると、その出力
は出力に接続されたゲート人力のスレッシュホールド電
圧と等しい直流レベルになることを意味する。これは第
２図の帰還路によって示されており、この帰還路はＶＢ
Ｂ帰還人力ゲート４０．典型的な内部人カゲ−）４２．
ループフィルタ素子５１と５３およびバッファ４６を含
む。Ｖｉ１８帰還入力ゲート４０（第３図に示されたス
イッチングＦＥＴ４９．アクティブ負荷４８および通常
のＣＤＦＬ段間レベルシフタ５０を含む）の出力は、「
典型的」な内部入カゲー）４２（第３図に示されるよう
に、スイッチングＦＥＴ７１およびアクティブ負荷７２
を含む。）の入力に接続され、上記内部入力ゲート４２
はチップの内部ゲートに一般に使用されているのと同じ
に幅の比を引き上げるＦＥＴを有している。もし、線３
９のゲート４２の出力がフィードバック調整電圧Ｖ Ｆ
ＢＴを発生するために使用され、そしてｖＢ８直流電位
が■。入力ゲート４０に印加されるならば、線３８のＶ
Ｆｉｌ？を通して負帰還しているので、従続接続され
たゲート４０および４２によって構成された「オペアン
プ」の高直流利得がゲート４２の入力スレッジ１ホール
ド電圧をｖｏに等しくなるようにする。なぜならば、す
べての入力スレッシュホールドは、この同じＶ 、、、
（第２図および第３図）により制御されており、しかも
設計によって等しくされているからであって、我々は正
確にチップのすべての入力論理スレッシュホールド・レ
ベルをｖｏに正確に設定するという目的を達成した。
このＶＢＢ帰還の手法に関連する明確なことは、帰還路
にて使用されている２つの従続接続されたゲート４０お
よび４２はまた種々の交流利得を有し、従って、閉ルー
プで動作すると、発振の電位を有するということである
。このことは、第２図に示すように、抵抗５１とキャパ
シタ５３とからなる、簡単な単極の低域通過ＲＣフィル
タのようなループ・フィルタを挿入することによって、
避けられる。第３図において、ループ・フィルタはまた
抵抗５１とキャパシタ５３として示されており、このキ
ャパシタ５３は帰還ループのための適正な位相マージン
を保証するのに十分に長い時定数を有するループ・フィ
ルタを有して、ゲート４２の出力とソースフォロワ・バ
ッファ４６との間に接続されて逆バイアスされたダイオ
ード・キャパシタとして示されている（第２図）。第３
図においてプルダウンＦＥＴ７４とともにＦＥＴ７３と
して示されている、このソースフォロワ・バッファ４６
はまた、第２図においてバッテリ４８に対応し、プルダ
ウン・バイアスＦＥＴ３６のソースがＶｏに近いので、
ｖ６に近いＶ ｒａｔ’２Ｊ圧を得るために要求される
、ダイオード７７および７８をバイアスしている抵抗７
９を有するダイオード７５゜７６．７７および７８から
なる、電圧シフト素子を含んでいる。実際、もつとも単
純な手法は、Ｄ−ＭＥＳＦＥＴのＩ ｄｓｓレベル（こ
こで、Ｉ ｄｓｓはＶｇｓ＝ＱＶにおける飽和ドレイン
電流である。）よりもＩ ＢＩＡ＄を小さくするために
ＶＥＥ、よりももつと負になることができるＶｐＢｖ電
位を利用して、第２図に示されているようにＦＥＴ３６
のソースをＶｏに直接接続することである。しかしなが
ら、■。がＧａＡｓ ＩＣの最も負の供給電位（−５
゜２Ｖ）であるので、それは一般に実際的ではない。
にて使用されている２つの従続接続されたゲート４０お
よび４２はまた種々の交流利得を有し、従って、閉ルー
プで動作すると、発振の電位を有するということである
。このことは、第２図に示すように、抵抗５１とキャパ
シタ５３とからなる、簡単な単極の低域通過ＲＣフィル
タのようなループ・フィルタを挿入することによって、
避けられる。第３図において、ループ・フィルタはまた
抵抗５１とキャパシタ５３として示されており、このキ
ャパシタ５３は帰還ループのための適正な位相マージン
を保証するのに十分に長い時定数を有するループ・フィ
ルタを有して、ゲート４２の出力とソースフォロワ・バ
ッファ４６との間に接続されて逆バイアスされたダイオ
ード・キャパシタとして示されている（第２図）。第３
図においてプルダウンＦＥＴ７４とともにＦＥＴ７３と
して示されている、このソースフォロワ・バッファ４６
はまた、第２図においてバッテリ４８に対応し、プルダ
ウン・バイアスＦＥＴ３６のソースがＶｏに近いので、
ｖ６に近いＶ ｒａｔ’２Ｊ圧を得るために要求される
、ダイオード７７および７８をバイアスしている抵抗７
９を有するダイオード７５゜７６．７７および７８から
なる、電圧シフト素子を含んでいる。実際、もつとも単
純な手法は、Ｄ−ＭＥＳＦＥＴのＩ ｄｓｓレベル（こ
こで、Ｉ ｄｓｓはＶｇｓ＝ＱＶにおける飽和ドレイン
電流である。）よりもＩ ＢＩＡ＄を小さくするために
ＶＥＥ、よりももつと負になることができるＶｐＢｖ電
位を利用して、第２図に示されているようにＦＥＴ３６
のソースをＶｏに直接接続することである。しかしなが
ら、■。がＧａＡｓ ＩＣの最も負の供給電位（−５
゜２Ｖ）であるので、それは一般に実際的ではない。
従って、実際には、ＦＥＴ３６のソースは、第３図にお
いてバッテリ５４として示されている、小さな抵抗／ダ
イオード回路により、ＶＥＥよりも大きい典型的に０．
４ｖの、小さなバイアス電位に保持され、このため、Ｉ
ＢＩＡ８の範囲は適正に制御される。このＶＥＥ＋０．
４ボルトの電位は、たとえば、順方向バイアスされたダ
イオードのカソードをｖｏに接続することによって発生
され、そして、それはゲートとソースとが上記ダイオー
ドのアノードに接続されるとともに、ドレインがＶｓｓ
に接続されているＦＥＴによりバイアスされている。こ
れは上記ダイオードのアノードにて約■。
いてバッテリ５４として示されている、小さな抵抗／ダ
イオード回路により、ＶＥＥよりも大きい典型的に０．
４ｖの、小さなバイアス電位に保持され、このため、Ｉ
ＢＩＡ８の範囲は適正に制御される。このＶＥＥ＋０．
４ボルトの電位は、たとえば、順方向バイアスされたダ
イオードのカソードをｖｏに接続することによって発生
され、そして、それはゲートとソースとが上記ダイオー
ドのアノードに接続されるとともに、ドレインがＶｓｓ
に接続されているＦＥＴによりバイアスされている。こ
れは上記ダイオードのアノードにて約■。
＋Ｑ、７Ｖの電位をつ（す、この電位は■。＋０゜４ｖ
の電位にてこれら２つの抵抗の接続点に接続されたＦＥ
Ｔ３６のソースとともに、上記ダイオードのアノードと
ｖｏとの間の２つの直列抵抗によりＶｔｇ＋０．４ｖに
分圧される。第３図においてまたｌＯキロオームのアイ
ツレジョン抵抗５６は、各プルダウンＦＥＴ３６のゲー
トと■Ｆ８Ｔ線３８との間で与えられていることに注意
せよ。これは一つの入力で電圧が大きくずれてゲート？
ｉ流が流れてそのプルダウンＦＥＴの動作点の妨害をし
、ｖＦＢＴを混乱させ、従ってチップのすべての他の入
力のスレッシュホールドを混乱させるといつたことを防
止するために好ましい。第２図のバッファ４６の出力イ
ンピーダンスをＩＯＫオームのアイソレーション抵抗よ
りも十分低くすることにより、この電位のクロストーク
の問題は回避される。
の電位にてこれら２つの抵抗の接続点に接続されたＦＥ
Ｔ３６のソースとともに、上記ダイオードのアノードと
ｖｏとの間の２つの直列抵抗によりＶｔｇ＋０．４ｖに
分圧される。第３図においてまたｌＯキロオームのアイ
ツレジョン抵抗５６は、各プルダウンＦＥＴ３６のゲー
トと■Ｆ８Ｔ線３８との間で与えられていることに注意
せよ。これは一つの入力で電圧が大きくずれてゲート？
ｉ流が流れてそのプルダウンＦＥＴの動作点の妨害をし
、ｖＦＢＴを混乱させ、従ってチップのすべての他の入
力のスレッシュホールドを混乱させるといつたことを防
止するために好ましい。第２図のバッファ４６の出力イ
ンピーダンスをＩＯＫオームのアイソレーション抵抗よ
りも十分低くすることにより、この電位のクロストーク
の問題は回避される。
このＶａＢ−帰還入力スレッジ１ホールドの安定化の概
念の最初の実験的な証明は、ギガビット・ロジック社に
よって製造された、オリジナルがピコロジック社に係る
ｌ０ＧＯＯＯクワツドＮＯＲゲートの再設計により遂行
された。ＶＢＢ帰還回路の試験における主な問題点は、
使用されているＥＣＬの必要とされるＶＢＢレンジにわ
たるＶｆｌＢ電位に対する論理スレッシュホールドの厳
格な追跡を証明すること、Ｖｓｓの供給電位が変化した
ときの定数ＶＬｈの維持およびＶＢＢ帰還ループの安定
性の証明を含んでいた。実験に使用したチップでは、帰
還ループの不安定性もしくは発振は観測されず、ループ
応答の適正な位相マージンが達成されたことを示した。
念の最初の実験的な証明は、ギガビット・ロジック社に
よって製造された、オリジナルがピコロジック社に係る
ｌ０ＧＯＯＯクワツドＮＯＲゲートの再設計により遂行
された。ＶＢＢ帰還回路の試験における主な問題点は、
使用されているＥＣＬの必要とされるＶＢＢレンジにわ
たるＶｆｌＢ電位に対する論理スレッシュホールドの厳
格な追跡を証明すること、Ｖｓｓの供給電位が変化した
ときの定数ＶＬｈの維持およびＶＢＢ帰還ループの安定
性の証明を含んでいた。実験に使用したチップでは、帰
還ループの不安定性もしくは発振は観測されず、ループ
応答の適正な位相マージンが達成されたことを示した。
これらの回路によって実験的に得られた実際の結果が第
４図および第５図に図示されている。第４図はストレー
ジ・オッシロスコープにより取られたデータをプロット
したもので、ここでＶＩＨ対Ｖｏｕｔ（インバータ）の
一連の伝送カーブは、−１゜５００Ｖから一、、４００
Ｖ（７）段階的なＶＢＢ入力参照レベル（公称のＥＣＬ
スレッシュホールド・レベルは約Ｖ８ｅ＝ １．３０Ｖ
である。）を有するＶａａ帰還ＮＯＲゲート（不使用の
入力はロー［−２゜５ｖ］）に対して得られたものであ
る。第４図は、ＧａＡｓ ＩＣに印加されたＶＢＢ入
力参照レベルに対する測定されたｖｔｈのグラフで、こ
こでｖｔｈは−１，３０Ｖの論理出力レベルを与える論
理入力電圧の値として定義される。すべての電圧は、ｖ
、５＝−３，４ｏＶ、ＶｔＥ−−５，２Ｖで、■ｏＩ）
＝０に対して測定され、出力はＶＴＴ＝ ２． Ｏ
ＯＶに対し、５０オームで終端された。第２図の帰還「
オペアンプ」ゲート４０および４２の有限の利得、およ
びシフタの不一致のために、ｖｌｌａ対ｖｔｈカーブの
傾きは１よりもわずかに大きい１．０６であるが、ｖｔ
ｈとＶａａとの間の一致は大変によ＜、ｖ８Ｂのボルト
のレンジで数十ミリボルトである。ＶＩＩｓによるｖｔ
ｈの測定された変化は第５図に図示されている。再び、
帰還「オペアンプ」ゲート４０および４２の有限の利得
のために、傾き（最良の制御範囲にてΔｖ ｔｈ；、、
ｏ、０８５ΔＶｓｓ）は理想的にはゼロではないが、
しかし、Ｖｓｓ” ３． ４０Ｖ±５％に対するｖｔ
ｈの変化は僅かに３７ ＩＩＩＶＰｅａｋ ｔｏ Ｐｅ
ａｋ（＋２３ｍＶ、 −１４ｍＶ）である。この良好な
スレッシュホールド電圧の制御は広い温度範囲および素
子パラメータにわたって維持されている。
４図および第５図に図示されている。第４図はストレー
ジ・オッシロスコープにより取られたデータをプロット
したもので、ここでＶＩＨ対Ｖｏｕｔ（インバータ）の
一連の伝送カーブは、−１゜５００Ｖから一、、４００
Ｖ（７）段階的なＶＢＢ入力参照レベル（公称のＥＣＬ
スレッシュホールド・レベルは約Ｖ８ｅ＝ １．３０Ｖ
である。）を有するＶａａ帰還ＮＯＲゲート（不使用の
入力はロー［−２゜５ｖ］）に対して得られたものであ
る。第４図は、ＧａＡｓ ＩＣに印加されたＶＢＢ入
力参照レベルに対する測定されたｖｔｈのグラフで、こ
こでｖｔｈは−１，３０Ｖの論理出力レベルを与える論
理入力電圧の値として定義される。すべての電圧は、ｖ
、５＝−３，４ｏＶ、ＶｔＥ−−５，２Ｖで、■ｏＩ）
＝０に対して測定され、出力はＶＴＴ＝ ２． Ｏ
ＯＶに対し、５０オームで終端された。第２図の帰還「
オペアンプ」ゲート４０および４２の有限の利得、およ
びシフタの不一致のために、ｖｌｌａ対ｖｔｈカーブの
傾きは１よりもわずかに大きい１．０６であるが、ｖｔ
ｈとＶａａとの間の一致は大変によ＜、ｖ８Ｂのボルト
のレンジで数十ミリボルトである。ＶＩＩｓによるｖｔ
ｈの測定された変化は第５図に図示されている。再び、
帰還「オペアンプ」ゲート４０および４２の有限の利得
のために、傾き（最良の制御範囲にてΔｖ ｔｈ；、、
ｏ、０８５ΔＶｓｓ）は理想的にはゼロではないが、
しかし、Ｖｓｓ” ３． ４０Ｖ±５％に対するｖｔ
ｈの変化は僅かに３７ ＩＩＩＶＰｅａｋ ｔｏ Ｐｅ
ａｋ（＋２３ｍＶ、 −１４ｍＶ）である。この良好な
スレッシュホールド電圧の制御は広い温度範囲および素
子パラメータにわたって維持されている。
広い温度範囲にわたるＥＣＬ出力レベルの良い一致のた
めには、Ｖａａｍ位はＥＣＬ部分から得られるべきであ
る。いくつかのＥＣＬ部分はｖ０スレッシュホールド電
圧直流出力をあたえる。また上記レベルは入力に接続さ
れたＥＣＬインバータの出力の直流帰還によって発生さ
れる。典型的に少なくとも−０，８ｖから−１，８Ｖ、
普通には−０，６Ｖから−２，Ｏｖの出力振幅をを与え
る、ＧａＡｓ出力に対するＥＣＬ ＩＣのインタフ二
一スのためには、かかる精密なスレッシュホールドの制
御は要求されない。従って、ＧａＡｓ出力に対するイン
タフェースのため、そしてまたある限られた温度範囲の
ＥＣＬ（とくに温度補償されたＦＬＯＯＫ ＥＣＬ）
（７）応用ツタめ、固定ＶＢＢ供給電圧（ＶａＢｓ）が
、ｖａＢ入力への接続のために、ＧａＡｓｒＣにて発生
させることもできる。
めには、Ｖａａｍ位はＥＣＬ部分から得られるべきであ
る。いくつかのＥＣＬ部分はｖ０スレッシュホールド電
圧直流出力をあたえる。また上記レベルは入力に接続さ
れたＥＣＬインバータの出力の直流帰還によって発生さ
れる。典型的に少なくとも−０，８ｖから−１，８Ｖ、
普通には−０，６Ｖから−２，Ｏｖの出力振幅をを与え
る、ＧａＡｓ出力に対するＥＣＬ ＩＣのインタフ二
一スのためには、かかる精密なスレッシュホールドの制
御は要求されない。従って、ＧａＡｓ出力に対するイン
タフェースのため、そしてまたある限られた温度範囲の
ＥＣＬ（とくに温度補償されたＦＬＯＯＫ ＥＣＬ）
（７）応用ツタめ、固定ＶＢＢ供給電圧（ＶａＢｓ）が
、ｖａＢ入力への接続のために、ＧａＡｓｒＣにて発生
させることもできる。
ギガビット・ロジック社によって製造されている１０Ｇ
ピコログ社のたいていのＩＣに供給される、コ（７）Ｖ
ｅａｓ＝ １ 、 ３ Ｖノ供給電源は、ｖｓ８−−
３．４ｖに対して２００オームのｎ＋の埋め込み抵抗に
より一１０ｍＡにバイアスされた、３５オームのｎ＋の
埋め込み抵抗と直列の１０個の並列接続精密順方向降下
ダイオードとの組み合わせによりＶ。ＤＬ・０から発生
される。この簡単なＶＢＢＳ電源は〜４０オームの出力
インピーダンスを有する安定した−１．３０Ｖの電圧を
与える。それはプロセス・パラメータの変化に対して良
好な耐性を有するとともに、Ｖ ｓｓ電源（ΔＶｅａｓ
＜０． ２ΔＶｓｓ）による、僅かに正でかつＦ １
００Ｋおよびｌ０ＫＨＥＣＬシリーズのものの中間にあ
る許容可能な温度係数による許容可能（く２０％）な変
化を有している。
ピコログ社のたいていのＩＣに供給される、コ（７）Ｖ
ｅａｓ＝ １ 、 ３ Ｖノ供給電源は、ｖｓ８−−
３．４ｖに対して２００オームのｎ＋の埋め込み抵抗に
より一１０ｍＡにバイアスされた、３５オームのｎ＋の
埋め込み抵抗と直列の１０個の並列接続精密順方向降下
ダイオードとの組み合わせによりＶ。ＤＬ・０から発生
される。この簡単なＶＢＢＳ電源は〜４０オームの出力
インピーダンスを有する安定した−１．３０Ｖの電圧を
与える。それはプロセス・パラメータの変化に対して良
好な耐性を有するとともに、Ｖ ｓｓ電源（ΔＶｅａｓ
＜０． ２ΔＶｓｓ）による、僅かに正でかつＦ １
００Ｋおよびｌ０ＫＨＥＣＬシリーズのものの中間にあ
る許容可能な温度係数による許容可能（く２０％）な変
化を有している。
他の問題は、同一のチップの種々の入力の間で得られる
ｖｔｈスレシニホールド電圧の変化である。
ｖｔｈスレシニホールド電圧の変化である。
精密なダイオード・シフタを有するＤＦＬゲートは与え
られたチップの入力に対して、非常に狭い分布＜ｖｔｈ
の標準偏差は約３３ｍＶ）を与える。
られたチップの入力に対して、非常に狭い分布＜ｖｔｈ
の標準偏差は約３３ｍＶ）を与える。
■、帰還のスレシユホールドの制御を必要とする、第１
ｃ図のより大きい追従性を有するシフタについては、ｖ
ｔｈの統計的な変動は、小さなプルダウンＦＥＴの間の
統計的な変動によるＩ＠ｔＡｓの小さな変化によりい（
ふんか変化する。たとえば、ｖＢＢ帰還を使用している
一つのチップ内で、４３ｍＶのｖｔｈの標準偏差は、１
２の入力にわたってｖａｎよりｖｔｈが１００ｍＶの最
悪のケースずれたときにおこる。３“°ウェハのすべて
（３つの機能的なしかし縁のダイを除く）にわたって、
ｖｔｈの５１ｅＶの標準偏差が、入力のＶＢＢ電位から
のｖｔｈの１０３ｍＶの最悪の偏差として、観測された
。これらの均一な結果は、ＧａＡｓ ＩＣに対して直
接ＣＤＦＬをＥＣＬ−コンパチブルとすることを達成す
るためのこのＶ工帰還の手法の実際的な商業的な利用に
全く適合している。また、ＥＣＬ入力の両立性を達成す
るためにｖ０フィードバック回路を付加することは、１
００ないし１５０ｐｓの立ち上がり／立ち下がり時間を
有するＧａＡｓ ＩＣの動回路特性を劣化させない。
ｃ図のより大きい追従性を有するシフタについては、ｖ
ｔｈの統計的な変動は、小さなプルダウンＦＥＴの間の
統計的な変動によるＩ＠ｔＡｓの小さな変化によりい（
ふんか変化する。たとえば、ｖＢＢ帰還を使用している
一つのチップ内で、４３ｍＶのｖｔｈの標準偏差は、１
２の入力にわたってｖａｎよりｖｔｈが１００ｍＶの最
悪のケースずれたときにおこる。３“°ウェハのすべて
（３つの機能的なしかし縁のダイを除く）にわたって、
ｖｔｈの５１ｅＶの標準偏差が、入力のＶＢＢ電位から
のｖｔｈの１０３ｍＶの最悪の偏差として、観測された
。これらの均一な結果は、ＧａＡｓ ＩＣに対して直
接ＣＤＦＬをＥＣＬ−コンパチブルとすることを達成す
るためのこのＶ工帰還の手法の実際的な商業的な利用に
全く適合している。また、ＥＣＬ入力の両立性を達成す
るためにｖ０フィードバック回路を付加することは、１
００ないし１５０ｐｓの立ち上がり／立ち下がり時間を
有するＧａＡｓ ＩＣの動回路特性を劣化させない。
ＶｌＩＢ帰還回路の手法ノ改善は「ブシュ・プル］ｖＢ
Ｂ帰還と呼ばれる。第２図、第３図および第６図を参照
して前に説明した［シングル・エンデッドＪＶａｅ帰還
回路において、固定電位５４（ｖｓｃ 〜０．４Ｖ）は
Ｖａｔと５μｍ幅の入力バイアスＦＥＴ３６との間にて
使用された。
Ｂ帰還と呼ばれる。第２図、第３図および第６図を参照
して前に説明した［シングル・エンデッドＪＶａｅ帰還
回路において、固定電位５４（ｖｓｃ 〜０．４Ｖ）は
Ｖａｔと５μｍ幅の入力バイアスＦＥＴ３６との間にて
使用された。
、ニー（７）０．４Ｖｌｔ、Ｖ Ｆ８Ｔ＝ Ｖ ｐｉ（
ｆ ップノ最モ負）電源）に対する約０．３６１ｄｓｓ
に対して、Ｉ ＢＩＡＳを実質的にＩ ｄｓｓよりも低
く減少させることを可能にする。この０．４ＶはＩ Ｂ
ＩＡＳの値に対して下限を設定する。不幸なことに、そ
れはＶ ５）ＩＩ”ｒの範囲を制限するのみならず、Ｖ
ｇ ＶＥＩ！の下限をも制限するので、その値は任意
に増加しない。たとえば、ｖ８ｃがなければ、Ｖｇ−Ｖ
ｓｓは、適正な飽和ドレイン領域でのバイアスＦＥＴ３
６のＶｄｓを維持しているときに、０，４ｖよりも低く
なることができる。また、上記０．４ｖバイアス発生器
５４は、まえに述べた通常のＦＥＴ−抵抗−ダイオード
の実施例ではＶおからｖｏに典型的に２ｎＡの、パワー
を必要とする。
ｆ ップノ最モ負）電源）に対する約０．３６１ｄｓｓ
に対して、Ｉ ＢＩＡＳを実質的にＩ ｄｓｓよりも低
く減少させることを可能にする。この０．４ＶはＩ Ｂ
ＩＡＳの値に対して下限を設定する。不幸なことに、そ
れはＶ ５）ＩＩ”ｒの範囲を制限するのみならず、Ｖ
ｇ ＶＥＩ！の下限をも制限するので、その値は任意
に増加しない。たとえば、ｖ８ｃがなければ、Ｖｇ−Ｖ
ｓｓは、適正な飽和ドレイン領域でのバイアスＦＥＴ３
６のＶｄｓを維持しているときに、０，４ｖよりも低く
なることができる。また、上記０．４ｖバイアス発生器
５４は、まえに述べた通常のＦＥＴ−抵抗−ダイオード
の実施例ではＶおからｖｏに典型的に２ｎＡの、パワー
を必要とする。
一般に、Ｖ０線に沿うＩＲ降下によるＶオの変化がシフ
タのＩ ＩＭＡ８の変化、従ってｖｔｈの変化に導くの
で、■ＢＢ帰還を使用するときに、入力シフタのプルダ
ウン３６のために分離したＶ！Ｅ線を走らせることが好
ましい。第７図に示すＶｉｌＢ帰還の手法のブツシュ・
プルによる改善のものでは、この余分の線５８ （Ｖ
ＦＩＩＢ）は上記人力シフタのプルダウン３６のソース
のために特別に走っている。
タのＩ ＩＭＡ８の変化、従ってｖｔｈの変化に導くの
で、■ＢＢ帰還を使用するときに、入力シフタのプルダ
ウン３６のために分離したＶ！Ｅ線を走らせることが好
ましい。第７図に示すＶｉｌＢ帰還の手法のブツシュ・
プルによる改善のものでは、この余分の線５８ （Ｖ
ＦＩＩＢ）は上記人力シフタのプルダウン３６のソース
のために特別に走っている。
この手法はブツシュ・プルと呼ばれているが、これはこ
のｖｒｓａ線５８（第７図に示された回路のトランジス
タレベルの実施例である第７図もしくは第９図）が、線
３８の通常のゲートのＶＦＢＴに対して位相の外れた（
逆駆動極性）のＶＢＢ帰還オペアンプ５５／９０によっ
て駆動されるからである。
のｖｒｓａ線５８（第７図に示された回路のトランジス
タレベルの実施例である第７図もしくは第９図）が、線
３８の通常のゲートのＶＦＢＴに対して位相の外れた（
逆駆動極性）のＶＢＢ帰還オペアンプ５５／９０によっ
て駆動されるからである。
Ｖ ＦＩｌ？＝ Ｖ ｇｔとするとともにＶ ｓｐａを
ｖｏよりももっと正にすることによって、プルダウン３
６のｆＢＩＩは非常に減少する。ｖ、ＢＴがｖＩ！Ｉ！
に関して正とされているときに、もしも線５８の■、。
ｖｏよりももっと正にすることによって、プルダウン３
６のｆＢＩＩは非常に減少する。ｖ、ＢＴがｖＩ！Ｉ！
に関して正とされているときに、もしも線５８の■、。
がｖｏよりも低いならば、Ｖ 、Ｂ、ｒ−Ｖ 、、の相
対的に適当な値（前の手法によるよりも良好な４０．４
Ｖ）によってさえ、Ｉ ０３９をはるかに越えて増加す
ることができる。
対的に適当な値（前の手法によるよりも良好な４０．４
Ｖ）によってさえ、Ｉ ０３９をはるかに越えて増加す
ることができる。
まえの手法が有している最も困難な問題は、ｖｓ８があ
まりにも正方向に大きくされ、Ｉ Ｉ！ｌｆＡ！が適正
なレベル（Ｖ ｔｈ＝ Ｖ ｓｓ＋ Ｖ ｇｓＢ＋ Ｖ
５ｕｘｒｔ）にてｖｔｈを維持するのに十分にＶｌｉ
ＨｆＦＴを減少させるように十分低くすることができな
いときである。
まりにも正方向に大きくされ、Ｉ Ｉ！ｌｆＡ！が適正
なレベル（Ｖ ｔｈ＝ Ｖ ｓｓ＋ Ｖ ｇｓＢ＋ Ｖ
５ｕｘｒｔ）にてｖｔｈを維持するのに十分にＶｌｉ
ＨｆＦＴを減少させるように十分低くすることができな
いときである。
第７図および第９図に示すこのブツシュ・プルの手法に
より、適正な追従シフタにて得られるより低いＶｓ□。
より、適正な追従シフタにて得られるより低いＶｓ□。
を許容しつつ、Ｖｇｓを任意のローレベルにＩ ｌｌｌ
Ａ３を必要なだけ減少させて、ｖｓＦＢはＶ工よりも任
意に大きくすることができる。
Ａ３を必要なだけ減少させて、ｖｓＦＢはＶ工よりも任
意に大きくすることができる。
第９図は第７図のブツシュ・プル駆動回路の一つの簡単
な実施例を示している。当業者ならば、この機能を有す
る他の回路（第１０図の回路のような差動増幅回路のよ
うな）を設計することができる。上記回路は、線３８の
ＶＦＲアゲート帰還調整電圧の発生まで、第３図のもの
と同じである。
な実施例を示している。当業者ならば、この機能を有す
る他の回路（第１０図の回路のような差動増幅回路のよ
うな）を設計することができる。上記回路は、線３８の
ＶＦＲアゲート帰還調整電圧の発生まで、第３図のもの
と同じである。
第９図の素子３４から７９は第３図と同様に接続される
。これにＦＥＴ８０とそのソース・バイアス素子８５お
よび８６、そのアクティブのプルアップ８１Ｖｇｔに抵
抗８４によってバイアスされたダイオード８２および８
３を有するシフタとを含むインバータ／ドライバ段９０
が加わる。このインバータは、ＦＥＴ８７と８９および
ダイオード８８を含むｖｓＦＩＩの帰還路駆動回路を駆
動する。電力の節約のために、ＦＥＴ８７のドレインは
、図示のように、ＶＤＤよりもむしろ■ＳＳに接続され
る。
。これにＦＥＴ８０とそのソース・バイアス素子８５お
よび８６、そのアクティブのプルアップ８１Ｖｇｔに抵
抗８４によってバイアスされたダイオード８２および８
３を有するシフタとを含むインバータ／ドライバ段９０
が加わる。このインバータは、ＦＥＴ８７と８９および
ダイオード８８を含むｖｓＦＩＩの帰還路駆動回路を駆
動する。電力の節約のために、ＦＥＴ８７のドレインは
、図示のように、ＶＤＤよりもむしろ■ＳＳに接続され
る。
この改善されたブツシュ・プルの帰還の構成は試験され
て、そして第３図に示すシングル・エンドの回路よりも
広い温度範囲にわたりまた■５ｓの変化においても、良
好な性能を有していることがわかった。
て、そして第３図に示すシングル・エンドの回路よりも
広い温度範囲にわたりまた■５ｓの変化においても、良
好な性能を有していることがわかった。
第３図のシングル・エンドの駆動回路もしくは第９図ま
たは第１０図のブツシュ・プル駆動回路のいずれかで使
用されるＣＤＦＬシフタの手法における他の改善は、第
８Ａ図および第８Ｂ図に示されたスプリット・プルダウ
ンのシフタである。
たは第１０図のブツシュ・プル駆動回路のいずれかで使
用されるＣＤＦＬシフタの手法における他の改善は、第
８Ａ図および第８Ｂ図に示されたスプリット・プルダウ
ンのシフタである。
これらのＣＤＦＬ”ｉ圧シフタはＶＳＨＩＦ７の減少を
制限するが、この制限は、第８Ａ図および第８Ｂ図の線
１８における論理入力電圧もしくは第２図または第３図
に示された論理人力１２から１５のいずれかが非常に低
いので、制御されたプルダウン電流吸収ＦＥＴ３（３の
Ｖｄｓが、ドレイン電流１ ！１１Ａｓの減少をひきお
こして、飽和ドレイン電圧よりも低くなると、第１Ｃ図
に示すシフタにて起こる。上記改善は、シフタの追従部
を直列／並列抵抗・ダイオード部分、抵抗３０と３２お
よび入力にいちばん近いダイオード２６を配置するとと
もに、上記シフタのこの部分のみを通してバイアス電流
の大部分を流すことによって、スプリット・プルダウン
シフタにて達成される。中間バイアスの接続点１０６
（第８Ａ図）における電圧が〜０゜７５Ｖで上記シフタ
の出力での電圧よりも大きく、従って、線１８の入力が
低くなったときにプルダウン１３６のＶＤＳがドレイン
の飽和まで決して降下しないので、このことは利点であ
る。小さなプルダウンである第８Ａ図の９６もしくは第
８Ｂ図の９８は、いくぶんこの小さなバイアス電流を妨
害して、飽和電流よりも低くなることができる。しかし
ながら、プルダウン９６および９８を流れるこの微少バ
イアス電流（典型的に、１０μＡから５０μΔは、第８
Ａ図および第８Ｂ図のプルダウン１３６を流れる制御さ
れたバイアス電流（典型的に、２０μＡから〉４００μ
Ａ）に比較して非常に小さいので、全シフタのバイアス
電流に対する線１０８の微少電流の減少の影響は第１Ｃ
図のより簡単な構造では非常に小さく（３もしくはそれ
以上）なる。もしｒ ｔｒｉｃｌｅが非常に小さくされ
るか、またはより多く使用される第８Ｂ図のように制御
されることがないならば、ＩｅｒＡｓの制御範囲のある
程度の犠牲のもとに、微少バイアスのいずれかは固定す
ることができる。
制限するが、この制限は、第８Ａ図および第８Ｂ図の線
１８における論理入力電圧もしくは第２図または第３図
に示された論理人力１２から１５のいずれかが非常に低
いので、制御されたプルダウン電流吸収ＦＥＴ３（３の
Ｖｄｓが、ドレイン電流１ ！１１Ａｓの減少をひきお
こして、飽和ドレイン電圧よりも低くなると、第１Ｃ図
に示すシフタにて起こる。上記改善は、シフタの追従部
を直列／並列抵抗・ダイオード部分、抵抗３０と３２お
よび入力にいちばん近いダイオード２６を配置するとと
もに、上記シフタのこの部分のみを通してバイアス電流
の大部分を流すことによって、スプリット・プルダウン
シフタにて達成される。中間バイアスの接続点１０６
（第８Ａ図）における電圧が〜０゜７５Ｖで上記シフタ
の出力での電圧よりも大きく、従って、線１８の入力が
低くなったときにプルダウン１３６のＶＤＳがドレイン
の飽和まで決して降下しないので、このことは利点であ
る。小さなプルダウンである第８Ａ図の９６もしくは第
８Ｂ図の９８は、いくぶんこの小さなバイアス電流を妨
害して、飽和電流よりも低くなることができる。しかし
ながら、プルダウン９６および９８を流れるこの微少バ
イアス電流（典型的に、１０μＡから５０μΔは、第８
Ａ図および第８Ｂ図のプルダウン１３６を流れる制御さ
れたバイアス電流（典型的に、２０μＡから〉４００μ
Ａ）に比較して非常に小さいので、全シフタのバイアス
電流に対する線１０８の微少電流の減少の影響は第１Ｃ
図のより簡単な構造では非常に小さく（３もしくはそれ
以上）なる。もしｒ ｔｒｉｃｌｅが非常に小さくされ
るか、またはより多く使用される第８Ｂ図のように制御
されることがないならば、ＩｅｒＡｓの制御範囲のある
程度の犠牲のもとに、微少バイアスのいずれかは固定す
ることができる。
第１０図は第７図のブツシュ・プルＲ還回路の差動増幅
器の実施例を示している。この実施例は、第９図のより
簡単な回路よりもより高い利得と同時に、一般的にバイ
アス電圧の実用範囲および温度範囲を提供する。第１０
図のブロック３４は、第１Ｃ図の「シングル・バイアス
Ｊｊ７１ｉ造に対抗するものとしての第８Ｂのスプリッ
ト・プルダウン構造を第１Ｏ図のブロック３４が使用し
ていることを除いては、第２図の３４のブロックに対応
している。第１０図のブロック３４はまた第２．３．９
もしくは１０図のＶＢＢ入力に関して任意のものである
ＤＣＡＰ２０を抹消している。第１０図のブロック４０
は第２図のブロック４０と対応し、かつ第１Ｏ図のブロ
ック１１は第１もしくは３図の抵抗５１／キヤパシタ５
３に対応しているループフィルタである。第１０図の回
路の残りのものは、第７図のブツシュ・プル ドライバ
／インバータに対応している。
器の実施例を示している。この実施例は、第９図のより
簡単な回路よりもより高い利得と同時に、一般的にバイ
アス電圧の実用範囲および温度範囲を提供する。第１０
図のブロック３４は、第１Ｃ図の「シングル・バイアス
Ｊｊ７１ｉ造に対抗するものとしての第８Ｂのスプリッ
ト・プルダウン構造を第１Ｏ図のブロック３４が使用し
ていることを除いては、第２図の３４のブロックに対応
している。第１０図のブロック３４はまた第２．３．９
もしくは１０図のＶＢＢ入力に関して任意のものである
ＤＣＡＰ２０を抹消している。第１０図のブロック４０
は第２図のブロック４０と対応し、かつ第１Ｏ図のブロ
ック１１は第１もしくは３図の抵抗５１／キヤパシタ５
３に対応しているループフィルタである。第１０図の回
路の残りのものは、第７図のブツシュ・プル ドライバ
／インバータに対応している。
本発明のシステムの好ましい実施例は図面とともに説明
したが、本発明の実施例の変形例や実施例に代わるもの
は当業者には明らかであり、本願の開示はかかるものも
添付の特許請求の範囲に含まれる。
したが、本発明の実施例の変形例や実施例に代わるもの
は当業者には明らかであり、本願の開示はかかるものも
添付の特許請求の範囲に含まれる。
以上、詳細に説明したことから明らかなように、本発明
の所期の目的を達成することができる。
の所期の目的を達成することができる。
第１Ａ図は標準的な３−ダイオードＤＣＦＬシフタを示
し、 第１Ｂ図はソースフォロワＣＤＦＬレベルシフタを示し
、 第１Ｃ図は本発明で使用されている高追従性を有する変
形されたＤＣＦＬダイオードシフタを示す。 第２図は多くが演算増幅器「オペアンプ」が一般的に使
用されているのとおなし方法で使用される負帰還を有す
る増幅器を含んでいるＶＢＢ帰還路を示しているＶＢＢ
帰還の手法のブロックダイアグラムである。 第３図は第２図のブロックダイアグラムに示されたＶＢ
ＩＩ帰還のトランジスタのレベルでの実施例である。 第４図は第３図に示されたタイプの回路のＶＢＢ参照入
力電位に追従する論理入力スレッシニホールド電圧ｖｔ
ｈの実験的な測定値を示す。 第５図は第３図に示されたタイプの回路について固定さ
れた■ＢＢに対するＶＳｇ供給電圧の変化に対抗してＶ
ＢＢ帰還ＮＯＲゲートのために測定されたｖｔｈの安定
性を示す。 第６図はソースに固定の０．４ボルトのバイアス電圧を
有する標準的なシフタ・プルダウンを示す。 第７図は可変ソースバイアス電圧回路によって置き換え
られた０、４ボルトの電源を有するプッシュプルのシフ
タΦプルダウン回路を示す。 第８Ａ図および第８Ｂ図はスプリットプルダウンＣＤＦ
Ｌシフタの手法の変形例を示す。 第９図は第７図のプツシ−プル駆動回路のトタンシフタ
のレベルの実施例を示す。 第１０図は第９図に示すものよりも高い利得と広範な性
能を与える第７図のプッシュプル駆動回路のより複雑な
差動増幅器の実施例のトタンシフタのレベルの図を示ス
。 ２２．２４．２６・・・ダイオード、 ２８・・・入力Ｄ−ＭＥＳＦＥＴ。 ３０．３２・・・抵抗、３４・・・シフタ、３６・・・
ＦＥＴ、４０・・・ＶＳａ帰還入力ゲート、４．１，４
３，４５，４７．４９・・・スイッチングＦＥＴ。 ４２．４４．４６．４８・・・アクティブ負荷、５０・
・・ＣＤＦＪ間レベ小レベルシ フタ出願人 ギガピット・ロジック・ インコーホレイテッド 代 理 人 弁理士 青白 葆 ほか１名図面の浄書（
内容：こ変更なし） ／２りｔ チ繋入力Ｖ８８（ｓ：ルト）
し、 第１Ｂ図はソースフォロワＣＤＦＬレベルシフタを示し
、 第１Ｃ図は本発明で使用されている高追従性を有する変
形されたＤＣＦＬダイオードシフタを示す。 第２図は多くが演算増幅器「オペアンプ」が一般的に使
用されているのとおなし方法で使用される負帰還を有す
る増幅器を含んでいるＶＢＢ帰還路を示しているＶＢＢ
帰還の手法のブロックダイアグラムである。 第３図は第２図のブロックダイアグラムに示されたＶＢ
ＩＩ帰還のトランジスタのレベルでの実施例である。 第４図は第３図に示されたタイプの回路のＶＢＢ参照入
力電位に追従する論理入力スレッシニホールド電圧ｖｔ
ｈの実験的な測定値を示す。 第５図は第３図に示されたタイプの回路について固定さ
れた■ＢＢに対するＶＳｇ供給電圧の変化に対抗してＶ
ＢＢ帰還ＮＯＲゲートのために測定されたｖｔｈの安定
性を示す。 第６図はソースに固定の０．４ボルトのバイアス電圧を
有する標準的なシフタ・プルダウンを示す。 第７図は可変ソースバイアス電圧回路によって置き換え
られた０、４ボルトの電源を有するプッシュプルのシフ
タΦプルダウン回路を示す。 第８Ａ図および第８Ｂ図はスプリットプルダウンＣＤＦ
Ｌシフタの手法の変形例を示す。 第９図は第７図のプツシ−プル駆動回路のトタンシフタ
のレベルの実施例を示す。 第１０図は第９図に示すものよりも高い利得と広範な性
能を与える第７図のプッシュプル駆動回路のより複雑な
差動増幅器の実施例のトタンシフタのレベルの図を示ス
。 ２２．２４．２６・・・ダイオード、 ２８・・・入力Ｄ−ＭＥＳＦＥＴ。 ３０．３２・・・抵抗、３４・・・シフタ、３６・・・
ＦＥＴ、４０・・・ＶＳａ帰還入力ゲート、４．１，４
３，４５，４７．４９・・・スイッチングＦＥＴ。 ４２．４４．４６．４８・・・アクティブ負荷、５０・
・・ＣＤＦＪ間レベ小レベルシ フタ出願人 ギガピット・ロジック・ インコーホレイテッド 代 理 人 弁理士 青白 葆 ほか１名図面の浄書（
内容：こ変更なし） ／２りｔ チ繋入力Ｖ８８（ｓ：ルト）
Claims (11)
- （１）キャパシタンス手段に並列に接続されている電圧
降下素子を含むバイアス手段を含み、上記バイアス手段
とキャパシタンス手段との並列接続は、上記バイアス手
段とキャパシタンス手段との組合せにより、上記キャパ
シタンス手段を横切る可変電圧シフトを与えるようにな
されている吸収手段に接続されている単一バイアスの追
従電圧シフト装置。 - （２）上記吸収手段はＧａＡｓ電界効果トランジスタ装
置である請求項１記載の装置。 - （３）入力および出力を有するシフタ手段を含み、上記
シフタ手段は抵抗性を有する半導体素子を有するバイア
ス手段を含んでおり、上記バイアス手段の上記抵抗性素
子は上記シフタ手段の入力に接続されており、上記バイ
アス手段はキャパシタンス手段に並列に接続されており
、 上記シフタ手段に接続された第１および第２の吸収手段
を含み、上記第１の吸収手段は上記バイアス手段に接続
されるとともに、上記第２の吸収手段は上記シフタ手段
の出力に接続されており、上記第１および第２の吸収手
段は帰還調整電圧を受けるとともに、上記シフタ手段を
通して流れるバイアス電流を制御するようになされてい
るスプリットプルダウン追従電圧シフト装置。 - （４）上記シフタ手段はＧａＡｓの集積回路である請求
項（３）記載の装置。 - （５）入力および出力を有するシフタ手段を含み、上記
シフタ手段は抵抗性の半導体素子を有するバイアス手段
を含み、上記バイアス手段は上記シフタ手段の上記入力
に接続されており、上記バイアス手段はキャパシタンス
手段に並列に接続されており、 第１の吸収手段および第２の吸収手段を含み、第１の吸
収手段は上記バイアス手段に並列に接続されて帰還調整
電圧を受けるようになされており、上記第２の吸収手段
は上記第２のシフタ手段に接続されるとともに、上記キ
ャパシタンス手段を通して固定バイアスを与えるように
なっているスプリットプルダウン追従電圧シフト装置。 - （６）入力および出力を有するシフタ手段を含み、上記
シフタ手段は上記シフタ手段の入力に接続された抵抗性
素子を有するバイアス手段を含み、上記抵抗性素子は電
圧降下素子および抵抗性素子の直流結合と並列に接続さ
れており、 上記バイアス手段は電圧降下素子および第２の吸収手段
と並列に接続された第１の吸収手段と直列に接続されて
いる第２の電圧降下素子と直列に接続されるとともに、 上記第１と第２の吸収手段は上記シフト装置を通して流
れる電流を制御するための帰還調整電圧を受けるように
なされている追従シフト装置。 - （７）キャパシタンス手段に並列に接続される半導体の
抵抗性素子を有するバイアス手段を含む第１の入力シフ
タ手段を含み、上記バイアス手段と上記キャパシタンス
手段の並列結合は、上記バイアス手段と上記キャパシタ
ンス手段と組み合わされて、上記キャパシタンス手段を
横切って可変電圧シフトを与えるようになされている吸
収手段に接続されており、 電圧を受けるようになされた第２の入力シフタ手段を含
み、上記第２のシフタ手段は帰還手段に接続され、上記
帰還手段は上記シフタ手段に印加される上記電圧に応じ
て変化するように上記キャパシタンス手段を横切る電圧
降下を発生するための上記吸収手段に帰還信号を供給す
るようになされている追従電圧シフト装置。 - （８）上記電圧はＥＣＬ（エミッタ結合論理）回路から
のＶ＿Ｂ＿Ｂ信号である請求項（７）記載の装置。 - （９）入力および出力を有するシフタ手段を含み、上記
シフタ手段は抵抗性の半導体素子を有するバイアス手段
を含み、上記バイアス手段の抵抗性素子は上記シフタ手
段の上記入力に接続されており、上記バイアス手段はキ
ャパシタンス手段に並列に接続され、 上記シフタ手段に接続された第１および第２の吸収手段
を含み、上記第１の吸収手段は上記バイアス手段に接続
されるとともに、上記第２の吸収手段は上記シフタ手段
の出力に接続され、かつ上記第１および第２の吸収手段
は帰還調整電圧および可変電源電圧を受けるようになさ
れており、電圧を受けるようになされた第２の入力シフ
タ手段を含み、上記第２のシフタ手段は帰還手段に接続
され、この帰還手段は上記第１および第２の吸収手段に
上記電源電圧を供給するようになされているとともに、
上記第１および第２のシフト手段を通してバイアス電流
を制御するための第１および第２の吸収手段へ上記帰還
調整電圧を供給するようになされているスプリットプル
ダウンプッシュプル追従電圧シフト装置。 - （１０）入力および出力を有する第１のシフタ手段を含
み、このシフタ手段は抵抗性の半導体素子を有するバイ
アス手段を含み、上記バイアス手段の上記抵抗性素子は
上記シフタ手段の上記入力に接続され、上記バイアス手
段はキャパシタンス手段に並列に接続されており、 第１および第２の吸収手段を含み、上記第１の吸収手段
は上記バイアス手段に接続されるとともに、帰還調整電
圧および可変電源電圧を受けるようになされており、か
つ上記第２の吸収手段は上記シフタ手段の出力に接続さ
れるとともに上記キャパシタンス手段を通して固定微少
バイアス電流を与えるようになされており、 電圧を受けるようになされた第２の入力シフタ手段を含
み、この第２のシフタ手段は帰還手段に接続され、この
帰還手段は上記第２のシフタ手段に印加された上記電圧
に応じて変化するように上記キャパシタンス手段を横切
る電圧降下を生じさせるために上記第１吸収手段に上記
可変電源電圧および上記帰還調整電圧を供給するように
なされているプッシュプル・スプリットプルダウン追従
電圧シフト装置。 - （１１）キャパシタンス手段に並列に接続される半導体
および抵抗性素子を有するバイアス手段をを含むシフタ
手段を含み、上記バイアスと上記キャパシタンス手段と
の並列の組合せは吸収手段に接続されており、上記吸収
手段は帰還調整電圧および可変電源電圧を受けるように
なされており、電圧を受けるようになされた第２の入力
シフタ手段を含み、上記第２の入力シフタ手段は帰還手
段に接続されており、上記帰還手段は上記第２のシフタ
手段に印加される上記電圧に応じて変化するように上記
キャパシタンス手段を横切る電圧降下を発生させるため
に上記吸収手段に上記可変電源電圧および上記帰還電圧
を供給するようになされているプッシュプル追従電圧シ
フト装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/113,944 US4970413A (en) | 1987-10-28 | 1987-10-28 | VBB-feedback threshold compensation |
| US113944 | 1993-08-30 |
Publications (1)
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