JPH02161768A

JPH02161768A - 昇圧回路

Info

Publication number: JPH02161768A
Application number: JP1291201A
Authority: JP
Inventors: Masamichi Asano; 正通浅野; Hiroshi Iwahashi; 岩橋　弘
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-11-10
Filing date: 1989-11-10
Publication date: 1990-06-21
Anticipated expiration: 2010-03-29
Also published as: JPH0728213B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は電圧を昇圧する昇圧回路に関する。

（従来の技術）一般に集積回路のパッケージから導出される外部導出ピ
ン（端子）の数は、パッケージの小形化等の面から少な
い方がよい。この問題の解決策として、集積回路装置の
外部導出ピンを共用することがあげられるが、信号用ピ
ンと電源用ピンを共用することを考えた場合、このピン
に付随した集積回路装置内部の配線に、人力信号の電流
能力（たとえば＋１０μＡ〜−１０ｔＩＡ程度）以上の
電流を流すことは問題であるから、この能力の範囲内に
電流値を抑える必要がある。そしてこのようなピン共用
回路はたとえば特願昭５４−２３２０４号の出願で詳し
く述べられており、以下この回路を説明する。第１図に
示す回路は電源切換回路１とインバータ（反転回路）２
とによって構成されている。電源切換回路１はソースが
共過接続されこの共通接続点ＯＩを出力端とするデイプ
レッション型のＭＯＳトランジスタ３およびエンハンス
メント型のＭＯＳトランジスタ４とによって構成されて
いる。上記トランジスタ３のドレインには外部導出ビン
５が設けられ、このビン５には通常に使用される電源電
圧Ｖｃが常時供給される。さらにトランジスタ３のゲー
トには制御信号Ａが供給される。また上記トランジスタ
４のドレイン、ゲートが共通接続され、この共通接続点
にはもう一つのビン６が設けられる。上記ビン６には上
記電源電圧Ｖｃ系の信号、すなわちＶｃレベルを高論理
レベル、アース（接地）レベルを低論理レベルとする信
号か、あるいはＶｃよりも高電圧の電源電圧Ｖｐのいず
れか一方が供給される。上記トランジスタ３．４によっ
て構成される電源切換回路１は、制御信号Ａのレベルに
応じてその出力端Ｏ８から、上記各ビン５，６に供給さ
れる電源電圧Ｖｃあるいはｖｐを切換出力するようにな
っている。なお、上記ビン６に供給される信号は図示し
ない他の回路に供給されるようになっている。

上記インバータ２はドレインが上記電源切換回路１の出
力端０１に接続され、ゲート、ソースが共に出力端０２
に接続されたデイプレッション型のＭＯＳトランジスタ
フと、ドレインが上記出力端０２に接続され、ソースが
アースに接続されたエンハンスメント型のＭＯＳトラン
ジスタ８とから構成されている。そして上記トランジス
タ８のゲートには制御信号Ｂが供給される。

上記のような構成において、ビン６を信号用ピンとして
用いる場合には、制御信号Ａを高（論理）レベル（Ｖｃ
レベル、たとえば＋５ボルト）としてトランジスタ３を
オンさせる。トランジスタ３がオンすれば出力端ＯＩの
電圧はほぼＶｃとなる。

このときビン６に供給される信号電圧は、これを他の回
路の入力信号として用いる場合、通常（ＶＣ＋１）ボル
トが最大であり、出力端０１の電圧はほぼＶｃであるた
め、トランジスタ４のしきい値電圧ｖ＋ｈ４を１ボルト
近辺にしておけばビン６に信号を供給したとき入力電流
はほとんど流れず、充分能の回路の入力信号として適用
する。

またこのとき、インバータ２の出力端Ｏ０には、制御信
号Ｂのレベルに対応して高、低レベル信号が出力される
。

一方、ビン６を電源用ビンとして用いる場合には、ビン
６に電源電圧Ｖｐ（たとえば＋２５ボルト）を供給する
とともに制御信号Ａを低レベルにスル。コノときＶｐ−
Ｖｌｈａ　＞ＶａＩＶｔｂ３かつＶ　ｃ　＞　Ｖ　に３
　　Ｖ　ｔ−ｂｉ　　（ただしＶ　ｃｉ、　Ｖ　ｔｂｉ
　ハ）　ランジスタ３のゲート電圧およびしきい値電圧
）の範囲でトランジスタ３がカットオフして、出力端０
、の電圧はｖｐ　　Ｖｌｈａになる。そしてこのとき制
御信号Ｂが低レベルであれば上記電圧Ｖｐ−ｖ１．４は
そのまま出力端０□に出力される。

第２図は上記第１図に示す回路を用いたＥＦＲＯＭ（イ
レーサブルプログラマブルＲＯＭ）の回路構成図である
。このＲＯＭはデータ読出し時には上記ビン６を信号用
ビンとして用い、データ書込み時の場合にはビン６をプ
ログラム用の例えば＋２５ボルトの高電圧を供給するた
めの電源用ピンとして用いるものである。第２図におい
て１０はビン６の電圧を検出する電圧検出回路であり、
ビン６の電圧がＶｃ以下のときには高レベル信号を、ｖ
ｐのときには低レベル信号をそれぞれ出力するようにな
っている。そしてこの電圧検出回路１０の出力信号は前
記トランジスタ３のゲートに制御信号Ａとして供給され
るとともに、前記トランジスタ８のゲートに＄１　ｇａ
信信号色して供給される。また１１．〜１１．はアドレ
スデコーダであり、これら各アドレスデコーダ１１．〜
１１、の出力端は、上記電圧検出回路１０の出力信号を
ゲート入力とするデイプレッション型の各ＭＯ５トラン
ジスタ１２１〜１２．を介して、たとえば図示しない多
数のメモリセルのゲートが接続されている行線１３＋〜
１３．それぞれに接続される。また上記各行線１３＋〜
１３．にはそれぞれ、デイプレッション型のＭＯＳトラ
ンジスタ１４のゲート、ソースが共通接続され、さらに
この各トランジスタ１４のドレインと前記ビン６との間
には、前記インバータ２の出力端０２の電圧をゲート人
力とするエンハンスメント型のＭＯＳトランジスタ１５
それぞれが挿入される。

上記ＲＯＭにおいてプログラム時、各メモリセルにデー
タを書き込む場合、行線１３１〜１３゜に通常の電源電
圧Ｖｃ　（＋５ボルト）よりも高い電圧を印加する必要
があるため、ピン６には高電源電圧Ｖｐ　（＋２５ボル
ト）が供給される。このとき電圧検出回路１０の出力信
号は低レベルとなり、電源切換回路１内のトランジスタ
３およびインバータ２内のトランジスタ８はそれぞれカ
ットオフするため、インバータ２の出力１ｏ２の電圧は
前記したようにほぼＶｐ−Ｖ、□となる。また出力端０
２の電圧がほぼＶｐ　　％’＋ｈａになるき各トランジ
スタ１５がオンし、各行線１３．〜１３、にはほぼＶ　
ｐ　−Ｖ　ｌｈａ　　Ｖ　ｌｈｓ　　（ただしｖｌｌ、
はトランジスタ１５のしきい値電圧）が印加される。こ
のときトランジスタ１２．〜１２゜はアドレスデコーダ
１１１〜１１．の出力に応じてカットオフあるいはオン
するため、トランジスタ１２．〜１２．のうちカットオ
フしているトランジスタが接続されている行線のみに上
記電圧Ｖｐ　　Ｖ＋、　Ｖ＋ｈｓが印加されてデータの
書き込みが行なわれる。

しかしながら上記ＲＯＭにおいてＶｐとして＋２５ボル
トを供給する場合、トランジスタ４およびトランジスタ
１５のしきい値電圧はバックゲートバイアス効果によっ
て約３ボルトになるため（ただし、基板の抵抗率が２０
Ω／口、ゲート酸化膜厚が８００人、基板とソースが同
電位の状態でのしきい値電圧が０．８ボルトの場合）、
インバータ２の出力端０２の電圧は＋２５ボルトよりも
約３ボルト低い＋２２ボルトに、行線１３１〜１３＃に
印加される電圧は＋２２ボルトよりもさらに約３ボルト
低い＋１９ボルトにそれぞれ低下してしまう。

（発明が解決しようとする課題）このように従来では信号用と電源用に共用した外部導出
ピンに電源電圧を供給する場合、実際に使用できる電圧
が低くなってしまい電圧効率が悪いという不都合がある
。

ところで上記第２図に示すＲＯＭにおいて、各トランジ
スタ１５のゲート電圧、すなわちインバータ２の出力端
０２の電圧を、ドレイン電圧すなわちピン６に供給され
る電圧Ｖｐに近い電圧あるいはＶｐよりも高い電圧にす
れば、行線１３１〜１３、に印加される電圧はほぼＶｐ
とすることができる。そこでインバータ２の出力端０２
の電圧をＶｐに近い電圧あるいはＶｐよりも高い電圧に
するためにはピン６に供給される電圧を昇圧する必要が
ある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、電源電圧を効率良く昇圧することの
できる昇圧回路を提供することにある。

［発明の構成］（課題を解決するための手段）この発明の昇圧回路は、発振回路と、上記発振回路の出
力に応じた信号が一端に供給されるキャパシタンスと、
上記キャパシタンスの他端にゲートとドレインが接続さ
れ、しきい値電圧がＯボルト近傍の整流用のＭＯＳト、
ランジスタと、上記キャパシタンスの他端と電源との間
に接続された負荷回路とを具備したことを特徴とする。

（作用）キャパシタンスの他端に得られる電圧は整流用のＭＯＳ
トランジスタによって整流され、そのソース側に直流電
圧が得られる。このとき、この整流用のＭＯＳトランジ
スタのしきい値電圧はＯボルト近傍にされているため、
このトランジスタによる電圧ドロップは極めて少なくな
り、昇圧効率が十分に高くなる。

（実施例）以下、図面を参照してこの発明の一実施例を説明する。

第３図において第１．第２．第３の電源切換回路１１，
１□、１３それぞれは、前記第１図に示すものと同様に
、制御信号Ａをゲート入力とするデイプレッション型の
ＭＯＳトランジスタ３とドレイン、ゲートが共通接続さ
れたエンハンスメント型のＭＯＳトランジスタ４とによ
って構成されている。また第１．第２のインバータ２１
．２□それぞれも、第１図に示すものと同様に、ゲート
、ソースが出力端０２に共通接続さ・れたデイプレッシ
ョン型のＭＯＳトランジスタ７と制御信号Ｂをゲート入
力とするエンハンスメント型のＭＯＳトランジスタ８と
によって構成されている。上記第１の電源切換回路ＩＩ
の出力端ＯＩは上記第１のインバータ２１の電源供給端
すなわちトランジスタ７のドレインに接続される。また
上記第１のインバータ２１内のトランジスタ８のゲート
には、上記第１．第２．第３の電源切換回路１＋、１２
．ｌｉ内の各トランジスタ４のドレインが共通接続され
るピン６に電源電圧Ｖｐが供給されている期間に、所定
周波数の繰り返し信号を発生する発振回路２０の出力信
号が上記制御信号Ｂとして供給される。上記第１のイン
バータ２１の出力端０２と上記第２の電源切換回路１２
の出力端０１との間には、第１のキャパシタンス２１が
接続される。また上記第２の電源切換回路１□の出力端
０２とアースとの間には第２のキャパシタンス２２が接
続される。なお、この第２のキャパシタンス２２は出力
端０２の浮遊容量およびゲート容量等の寄生容量を利用
しても良いし、新たに容量を付加して構成しても良い。

上記第３の電源切換回路１３の出力端Ｏ１は上記第２の
インバータ２゜の電源供給端すなわちトランジスタ７の
ドレインに接続される。また上記第２．第３の電源切換
回路１□、１．の出力端間には、ドレイン、ゲートが共
通接続されてダイオード接続された整流用の夏型のＭＯ
Ｓトランジスタ２３が接続される。ここでいう夏型のト
ランジスタとは、しきい値電圧が０ボルト近傍（たとえ
ば−０，３ボルト）にあるものをいう。さらに上記第２
の電源切換回路１□の出力端０１とアースとの間には、
アノードをアース側に向けてダイオード２４が接続され
る。

第４図は上記発振回路２０の具体的な構成を示すもので
ある。図示するようにこの回路はデイプレッション型、
エンハンスメント型および夏型（トランジスタ４１）の
ＭＯＳトランジスタとキャパシタンスとによって構成さ
れ、パワーダウン機能を備えている。すなわち制御信号
Ａが低レベル（ピン６を信号用ピンとして用いる場合）
のとき、パワーダウン状態となり発振しない。一方、信
号Ａが高レベル（ピン６を電源用ビンとして用いる場合
）のときは発振して所定周波数の繰り返し信号を発生す
るようになっている。

第５図（ａ）〜（ｈ）は上記実施例回路の動作の一例を
示す波形図であり、同図（ａ）はピン６の電圧変化波形
を、同図（ｂ）は制御信号Ａの電圧変化波形を、同図（
ｃ）は発振回路２０の出力電圧変化波形を、同図（ｄ）
は制御信号Ｂの電圧変化波形を、同図（ｅ）は第１のイ
ンバータ２１の出力端０２の電圧変化波形を、同図（ｆ
）は第２の電源切換回路１２の出力端Ｏ８の電圧変化波
形を、同図（ｇ）は第３の電源切換回路１．の出力端０
１の電圧変化波形を、さらに同図（ｈ）は第２のインバ
ータ２□の出力端０２の電圧変化波形をそれぞれ示す。

以下、第５図（ａ）〜（ｈ）を用いて上記実施例回路の
動作を説明する。

まず、ピン６は第５図（ａ）に示すように、時刻ｔ、以
前およびｔ４以後は信号用ピンとして使用され、時刻ｔ
１からｔ４の期間では電源用ピンとして使用されるもの
とする。時刻ｔ、以前およびｔ４以後ではピン６の電圧
はＶｃまたは０ボルトであり、信号Ａが高レベル、信号
Ａが低レベルとなるため発振回路２０の出力は低レベル
となり、第１のインバータ２Ｉの出力端０２の電圧、第
２゜第３の電源切換回路１２．ｉｔそれぞれの出力端０
１の電圧はほぼＶｐ（たとえば＋５ボルト）になる。こ
のとき信号Ｂは高レベルであるから、第２のインバータ
２２の出力端０２の電圧は０ボルトすなわち低レベルと
なる。次に時刻ｔ、においてピン６が電源用ビンになり
、電源電圧ＶｐＣたとえば＋２５ボルト）が供給される
。このとき、信号Ａが低レベル、信号Ａが高レベルとな
り発振回路２０が動作し、第１のインバータ２１内のト
ランジスタ８のゲートには第５図（Ｃ）に示すようにＶ
ｃと０ボルトとの間で電圧が変化する所定の周波数の繰
り返し信号が入力する。さらにこのとき、第１のインバ
ータ２１内のトランジスタ７のドレインには、ｖｐより
もトランジスタ４のしきい値電圧ｖｌｋ４分低い電圧Ｖ
ｐ−ｖｌｂ４となっている第１の電源切換回路１．の出
力端０＋の電圧が人力するため、第１のインバータ２．
の出力端０２ではほぼ０ボルトとＶｐ−Ｖ、ｂ４との間
で電圧が変化する波形が得られる。一方、第２．第３の
電源切換回路１□、１３では各トランジスタ４によって
、出力端Ｏ１それぞれがＶ　ｐ　−Ｖ　＋　ｈ　４に充
電される。また第２の電源切換回路１２の出力端０．の
電圧は第１のインバータ２．の出力電圧に同期して、第
１のキャパシタンス２１による容量結合によってより高
い電圧に持ち上げられるが、信号Ｂが高レベルで第２の
インバータ２□の出力端０２の電圧が０ボルトになって
いるため昇圧されない。したがって時刻ｔ１以後から制
御信号Ｂが低レベルに立下る時刻ｔ２までの期間では、
第２．第３の電源切換回路１□、１３の各出力端０１の
電圧はほぼ一定になる。

時刻ｔ２において信号Ｂが低レベルに立下ると、第２の
インバータ２２内のトランジスタ８がカットオフするた
め、第２の電源切換回路１□の出力端ＯＩの電圧は第１
のインバータ２．の？ｌ［０２の電圧に同期して順次レ
ベルシフトされる。

レベルシフトされる第２の電源切換回路１２の出力端０
１の電圧はダイオード接続されたトランジスタ２１で整
流され、この整流出力電圧が第３の電源切換回路１．の
出力端Ｏ８に入力されるため、この第３の電源切換回路
１．の出力端０．および第２のインバータ２１の出力端
０２には昇圧された電圧が得られる。この昇圧された電
圧が得られている期間では、第２．第３の電源切換回路
１□。

１、内の各トランジスタ４はカットオフしているため、
ピン６への電流は生じない。また昇圧時に第２の電源切
換回路１２の出力端Ｏ３の電圧がダイオード２４の逆バ
イアス時におけるブレークダウン電圧を越えると、この
ダイオード２４がブレークダウンを起すため、第２．第
３の電源切換回路１□、１３の各出力端Ｏ３の電圧が異
常に高くなることによる各トランジスタの破壊を防止す
ることができる。したがって、上記ダイオード２４のブ
レークダウン電圧は、第２．第３の電源切換回路１□、
１３、第２のインバータ２□内の各トランジスタおよび
トランジスタ２３のブレークダウン電圧、たとえばジャ
ンクションブレークダウン電圧、フィールドインデュー
ズドジャンクションブレークダウン電圧等よりも低く設
定されている。

ここで第１のインバータ２．の出力０２の高レベルの電
圧をｖ（２，）、第２の電源切換回路１□の出力端０１
の低レベル、高レベルの電圧をそれぞれＶＬ　　（１２
）　、　ＶＨ（１２）とし、第１゜第２のキャパシタン
ス２１．２２の容量をそれぞれＣＩ、Ｃ２とすれば、第
１のインバータ２．の出力端０２の電圧がＶ　（２＋　
）となったときに次の式が成立する。

Ｃ１（（Ｖ　（２＋　）＋Ｖｔ　　（１２））＋Ｃ２Ｖ
Ｌ（１□）＝　（ＣＩ　十Ｃ２）　Ｖｌｌ　　（ｌｚ　）・・・（
１）ここで、ａ　＝　Ｃ２／　ＣｒとおけばＶｌｌ（１
２）は次式で表わされる。

Ｖｕ（１□　）　− ・・・（２）従って、ＶＨ（１□）はＣ０と０２の容量比αの値によ
って決定され、原理的には次式の範囲で設定可能である
。

ＶＬ　　（１２）＜ＶＨ（１２）＜ｖＬ　（１２）＋ｖ
　（２＋　）　　　　　　　　　・・・（３）この結果
、基板濃度７　Ｘ　１０　”ａｔｏｍｓ／ｃ！１１１　
　ゲート酸化膜厚８００人、バックゲートバイアスがＯ
ボルトのときの第１．第２．第３の電源切換回路１１．
１２．１３内の各トランジスタ４のしきい値電圧Ｖ　＋
ｍ４ｔｏ＋を０．８ボルトとすると、Ｖｐ−＋２５ボル
トのときトランジスタ４のしきい値電圧Ｖ　＋ｈ４＜２
．＋はバックゲートバイアス効果により約３ボルトにな
るため、 ”　（２＋　）　−ｖｐ　　Ｖ＋ｂ４Ｌ２５１−２５−
３−２２　［ボルト］・・・（４）ＶＬ　　（１２）　　−Ｖｐ　　　Ｖｔｂ４ｔ２ｑ）−
２５−３−２２［ボルト］・・・（５）となり、α−１、すなわちＣ，−Ｃ２の場合、上記（２
）式によりＶ＋＋（１□）−３３ボルトとなる。

このとき、■型のＭＯＳトランジスタ２３のしきい値電
圧は、バックゲートバイアス効果により約十１．２ボル
トとなるため、第２のインバータ２２の出力端０２の電
圧は一定時間後に３１．８ボルトになる。

時刻ｔ３からｔ４までの期間およびｔ４以後はそれぞれ
、時刻ｔ、からｔ４までの期間およびｔ、以前と同じ動
作なので説明は省略する。

上記実施例回路を前記第２図に示すＲＯＭの電源切換回
路１およびインバータ２の代わりに用い、第２のインバ
ータ２□の出力端０２を各トランジスタ１５のゲートに
接続すれば、ピン６にＶｐ−＋２５ボルトを印加したと
き第２のインバータ２□の出力端０２の電圧はたとえば
前記のような条件下では８１．８ボルトになるため、各
トランジスタ１５は３極管領域に入り、行線１３．〜１
３゜にはピン６に印加された＋２５ボルトがほぼそのま
ま出力されることになる。

このように上記実施例による昇圧回路によれば、整流素
子としてｌ型のトランジスタを用いるようにしたので、
このトランジスタによる電圧ドロップを少なくすること
ができ、高い昇圧効率を得ることができる。

第６図は上記実施例回路において、ピン６に供給する電
源電圧Ｖｐに対する第２の電源切換回路１□の出力端Ｏ
１のピーク電圧Ｖｐｇ（１２）と第２のインバータ２□
の出力端０２の電圧Ｖ（２３）の変化特性を示すもので
ある。ここで実線で示す特性は前記ダイオード２４を設
けた場合のものであり、破線で示す特性は設けなかった
場合のものである。第６図から明らかなようにダイオー
ド２４を設けた場合、第２の電源切換回路１□の出力端
Ｏ３のピーク電圧ＶＰＥ（１□）は、第２．第３の電源
切換回路１２＋１１、第２のインバータ２□内の各トラ
ンジスタおよびトランジスタ２３のブレークダウン電圧
ＶＩＩＤよりも低い一定電圧に設定される。したがって
上記ダイオード２４は定電圧回路として作用する。

第７図（ａ）〜（ｃ）それぞれは上記ダイオード２４の
代わりに使用可能な定電圧回路の一例を示すものである
。第７図（ａ）に示す回路はフィールドインデューズド
ダイオード３１のゲートを、一対の抵抗３２−．３３に
よってＶｃを分割した電圧によってバイアスしたもので
あり、ダイオード３１のゲート電圧によってブレークダ
ウン耐圧を設定することができる。同図（ｂ）はｎ個の
エンハンスメント型のＭＯＳトランジスタ３４．〜３４
、を直列接続したものであり、第２の電源切換回路１□
の出力端Ｏ３の電圧はｎ　”　Ｖ　１□３４）となる。

ただしＶｔ＆（３４１は各トランジスタ３４．〜３４、
のしきい値電圧であり、すべて等しい値であるとする。

同図（ｃ）はゲート酸化膜が極めて厚い（たとえば８０
００人）フィールドＭＯ３トランジスタ３５を用いた例
である。

第８図（ａ）〜（ｄ）それぞれは前記第１．第２、第３
の電源切換回路１１，１２，１．の代わりに使用可能な
電源切換回路の構成を示すものである。第８図（ａ）、
（ｂ）それぞれに示す回路は１個のデイプレッション型
のＭＯＳトランジスタ３６と２個のエンハンスメント型
のＭＯＳトランジスタ３７．３８とによって、あるいは
３個のエンハンスメント型のＭＯＳトランジスタ３７゜
３８．３９によって構成され、ピン６に電源電圧Ｖｐを
印加したときに出力端０１ではＶｐ−２ｖｌｋＩ！（ｖ
ｌｋＥハエンハンスメント型（７）ＭＯＳトランジスタ
３７．３８それぞれのしきい値電圧）なる電圧が得られ
る。また第８図（ｃ）、（ｄ）それぞれに示す回路は１
個のデイプレッジジン型のＭＯＳトランジスタ３６とｎ
個のエンハンスメント型のＭＯＳトランジスタ３９．〜
３９．とによって、あるいは（ｎ＋１）個のエンハンス
メント型のＭＯＳトランジスタ３９１〜３９　、、、に
よって構成され、ピン６に電源電圧Ｖｐを印加したとき
に出力端０１ではＶｐ−ｎＶｔｈｇ　　（Ｖ＋ｂＨハ。

エンハンスメント型のＭＯＳトランジスタ３９゜〜３９
−＋＋それぞれのしきい値電圧）なる電圧が得られる。

第９図はこの発明の他の実施例の構成を示すものである
。前記第３図に示す実施例回路において第３の電源切換
回路１．は、ピン６に電源電圧Ｖｐが印加されたとき、
第２のインバータ２□内のトランジスタ７のドレイン電
圧を急速に上昇させるためのものである。したがって第
２のインバータ２２の出力端０２の電圧が上昇するのに
要する時間を特に問題としない場合には第９図に示すよ
うに省略してもよい。なお、この実施例回路に前記定電
圧回路（たとえば前記ダイオード２４）を設けてもよい
ことはもちろんである。

このダイオード２４を第２のインバータ２２のＭＯＳｌ
−ランジスタフのドレイン側またはソース側に設けた場
合に、第２のインバータ２□の出力端０２の電圧はダイ
オード２４のブレークダウン電圧で決定され、ＭＯＳト
ランジスタ２３のしきい値電圧には左右されず一定とな
る。

また、ダイオード接続されたＭＯＳトランジスタ２３は
、第２．第３の電源切換回路１□、１３の各出力端０１
における電圧降下を低くおさえるためにそのしきい値電
圧は小さい方がよく、前記第３図あるいは上記第９図そ
れぞれの実施例のように、そのしきい値電圧が０ボルト
近傍のＩ型のＭＯＳトランジスタを用いる必要がある。

第１０図はバックゲートバイアス電圧ヤＩＶＢ−一に対するしきい値電圧ｖ＋ｈの変化特性を
示すものであり、実線はＩ型のＭＯＳトランジスタを、
破線はエンハンスメント型のＭＯＳトランジスタをそれ
ぞれ示す。ここでエンハンスメント型（Ｅ型）のＭＯＳ
トランジスタのｖｌ、がｙ〒Ｖａｔ＞２ボルトの範囲で
大きく変化しているのは、チャネルインプラの影響によ
る。

この発明による昇圧回路では、昇圧されたかなり高い電
圧が得られるため、この高電圧が印加されるトランジス
タには高耐圧構造が用いられている。第１１図は前記ト
ランジスタ４，７．８部分の素子構成を示すものであり
、第１１図（ａ）は平面図、同図（ｂ）はその断面図、
同図（Ｃ）はシンボル図である。図において５０はｐ型
の基板、５１．５２．５３はｎ゛型のドレイン領域、５
４゜５５．５６はｎ＋型のソース領域、５７はｐ−型の
フィールド領域、５８はソース、ドレイン領域と同導電
型でより不純物濃度が低いｎ−型の低濃度領域、５９は
第１ポリシリコン配線、６０は第２ポリシリコン配線、
６１はＡｌ配線、６２は絶縁膜である。図示するように
各ドレイン領域５１゜５２．５３および各ソース領域５
４．５５それぞれは直接フィールド領域５７に接触せず
、低濃度領域５８が介在しているため、ドレイン領域５
１５２．５３およびソース領域５４．５５それぞれとフ
ィールド領域５７との接触による接合破壊電圧の低下、
ゲート変調接合破壊電圧（Ｂｒｅａｋｄｏｗｎｖｏｌｔ
ａｇｅ　ｏｆ　ｔｈｃ　Ｆｉｅｌｄ　１ｎｄｕｃｅｄ　
Ｊｕｎｃｔｉｏｎ）の低下５．を防止することができる
。

［発明の効果］以上、説明したようにこの発明によれば、電源電圧を効
率良く昇圧する昇圧回路を提供することができる。

【図面の簡単な説明】第１図はピン共用回路の構成図、第２図は上記回路を用
いたＥＦＲＯＭの回路構成図、第３図はこの発明の昇圧
回路の一実施例の回路構成図、第４図は同実施例回路の
一部分の具体図、第５図（ａ）〜（ｈ）は同実施例回路
の動作の一例を示す波形図、第６図は同実施例回路を説
明するための特性図、第７図（ａ）〜（ｃ）は同実施例
回路の一部分の他の例を示す回路図、第８図（ａ）〜（
ｄ）は同実施例回路の一部分の他の例を示す回路図、第
９図はこの発明の他の実施例の回路構成図、第１０図は
上記第３図および第９図に示す実施例回路を説明するた
めの特性図、第１１図（ａ）〜（ｃ）は上記第３図およ
び第９図に示す実施例回路内のトランジスタの素子構成
を示すもので、同図（ａ）は平面図、同図（ｂ）は断面
図、同図（Ｃ）はシンボル図である。１、・・・第１の電源切換回路、１□・・・第２の電源
切換回路、１３・・・第３の電源切換回路、２１・・・
第１のインバータ、２□・・・第２のインバータ、２０
・・・発振回路、・・・第１のキャパシタンス、２・・・第２のキャパシタンス、 ■型のＯＳトランジスタ、２４・・・ダイオード。

Claims

【特許請求の範囲】

（１）発振回路と、上記発振回路の出力に応じた信号が一端に供給されるキ
ャパシタンスと、上記キャパシタンスの他端にゲートとドレインが接続さ
れ、しきい値電圧が０ボルト近傍の整流用のＭＯＳトラ
ンジスタと、上記キャパシタンスの他端と電源との間に接続された負
荷回路とを具備したことを特徴とする昇圧回路。
（２）前記発振回路はエンハンスメント型のＭＯＳトラ
ンジスタを含み、前記整流用のＭＯＳトランジスタのし
きい値電圧がこのエンハンスメント型のＭＯＳトランジ
スタのしきい値電圧よりも低くされている特許請求の範
囲第１項に記載の昇圧回路。