JPH0728213B2 - 昇圧回路 - Google Patents
昇圧回路Info
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- JPH0728213B2 JPH0728213B2 JP1291201A JP29120189A JPH0728213B2 JP H0728213 B2 JPH0728213 B2 JP H0728213B2 JP 1291201 A JP1291201 A JP 1291201A JP 29120189 A JP29120189 A JP 29120189A JP H0728213 B2 JPH0728213 B2 JP H0728213B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は電圧を昇圧する昇圧回路に関する。
（従来の技術） 一般に集積回路のパッケージから導出される外部導出ピ
ン（端子）の数は、パッケージの小形化等の面から少な
い方がよい。この問題の解決策として、集積回路装置の
外部導出ピンを共用することがあげられるが、信号用ピ
ンと電源用ピンを共用することを考えた場合、このピン
に付随した集積回路装置内部の配線に、入力信号の電流
能力（たとえば＋10μＡ〜−10μＡ程度）以上の電流を
流すことは問題であるから、この能力の範囲内に電流値
を抑える必要がある。そしてこのようなピン共用回路は
たとえば特願昭54−23204号の出願（特開昭55−115729
号公報）で詳しく述べられており、以下この回路を説明
する。第１図に示す回路は電源切換回路１とインバータ
（反転回路）２とによって構成されている。電源切換回
路１はソースが共通接続されこの共通接続点O1を出力端
とするディプレッション型のMOSトランジスタ３および
エンハンスメント型のMOSトランジスタ４とによって構
成されている。上記トランジスタ３のドレインには外部
導出ピン５が設けられ、このピン５には通常に使用され
る電源電圧Vcが常時供給される。さらにトランジスタ３
のゲートには制御信号Ａが供給される。また上記トラン
ジスタ４のドレイン、ゲートが共通接続され、この共通
接続点にはもう一つのピン６が設けられる。上記ピン６
には上記電源電圧Vc系の信号、すなわちVcレベルを高論
理レベル、アース（接地）レベルを低論理レベルとする
信号か、あるいはVcよりも高電圧の電源電圧Vpのいずれ
か一方が供給される。上記トランジスタ3,4によって構
成される電源切換回路１は、制御信号Ａのレベルに応じ
てその出力端O1から、上記ピン5,6に供給される電源電
圧VcあるいはVpを切換出力するようになっている。な
お、上記ピン６に供給される信号は図示しない他の回路
に供給されるようになっている。
ン（端子）の数は、パッケージの小形化等の面から少な
い方がよい。この問題の解決策として、集積回路装置の
外部導出ピンを共用することがあげられるが、信号用ピ
ンと電源用ピンを共用することを考えた場合、このピン
に付随した集積回路装置内部の配線に、入力信号の電流
能力（たとえば＋10μＡ〜−10μＡ程度）以上の電流を
流すことは問題であるから、この能力の範囲内に電流値
を抑える必要がある。そしてこのようなピン共用回路は
たとえば特願昭54−23204号の出願（特開昭55−115729
号公報）で詳しく述べられており、以下この回路を説明
する。第１図に示す回路は電源切換回路１とインバータ
（反転回路）２とによって構成されている。電源切換回
路１はソースが共通接続されこの共通接続点O1を出力端
とするディプレッション型のMOSトランジスタ３および
エンハンスメント型のMOSトランジスタ４とによって構
成されている。上記トランジスタ３のドレインには外部
導出ピン５が設けられ、このピン５には通常に使用され
る電源電圧Vcが常時供給される。さらにトランジスタ３
のゲートには制御信号Ａが供給される。また上記トラン
ジスタ４のドレイン、ゲートが共通接続され、この共通
接続点にはもう一つのピン６が設けられる。上記ピン６
には上記電源電圧Vc系の信号、すなわちVcレベルを高論
理レベル、アース（接地）レベルを低論理レベルとする
信号か、あるいはVcよりも高電圧の電源電圧Vpのいずれ
か一方が供給される。上記トランジスタ3,4によって構
成される電源切換回路１は、制御信号Ａのレベルに応じ
てその出力端O1から、上記ピン5,6に供給される電源電
圧VcあるいはVpを切換出力するようになっている。な
お、上記ピン６に供給される信号は図示しない他の回路
に供給されるようになっている。
上記インバータ２はドレインが上記電源切換回路１の出
力端O1に接続され、ゲート、ソースが共に出力端O2に接
続されたディプレッション型のMOSトランジスタ７と、
ドレインが上記出力端O2に接続され、ソースがアースに
接続されたエンハンスメント型のMOSトランジスタ８と
から構成されている。そして上記トランジスタ８のゲー
トには制御信号Ｂが供給される。
力端O1に接続され、ゲート、ソースが共に出力端O2に接
続されたディプレッション型のMOSトランジスタ７と、
ドレインが上記出力端O2に接続され、ソースがアースに
接続されたエンハンスメント型のMOSトランジスタ８と
から構成されている。そして上記トランジスタ８のゲー
トには制御信号Ｂが供給される。
上記のような構成において、ピン６を信号用ピンとして
用いる場合には、制御信号Ａを高（論理）レベル（Vcレ
ベル、たとえば＋５ボルト）としてトランジスタ３をオ
ンさせる。トランジスタ３がオンすれば出力端O1の電圧
はほぼVcとなる。このときピン６に供給される信号電圧
は、これを他の回路の入力信号として用いる場合、通常
（Vc＋１）ボルトが最大であり、出力端O1の電圧はほぼ
Vcであるため、トランジスタ４のしきい値電圧Vth4を１
ボルト近辺にしておけばピン６に信号を供給したとき入
力電流はほとんど流れず、充分他の回路の入力信号とし
て適用する。またこのとき、インバータ２の出力端O1に
は、制御信号Ｂのレベルに対応して高、低レベル信号が
出力される。
用いる場合には、制御信号Ａを高（論理）レベル（Vcレ
ベル、たとえば＋５ボルト）としてトランジスタ３をオ
ンさせる。トランジスタ３がオンすれば出力端O1の電圧
はほぼVcとなる。このときピン６に供給される信号電圧
は、これを他の回路の入力信号として用いる場合、通常
（Vc＋１）ボルトが最大であり、出力端O1の電圧はほぼ
Vcであるため、トランジスタ４のしきい値電圧Vth4を１
ボルト近辺にしておけばピン６に信号を供給したとき入
力電流はほとんど流れず、充分他の回路の入力信号とし
て適用する。またこのとき、インバータ２の出力端O1に
は、制御信号Ｂのレベルに対応して高、低レベル信号が
出力される。
一方、ピン６を電源用ピンとして用いる場合には、ピン
６に電源電圧Vp（たとえば＋25ボルト）を供給するとと
もに制御信号Ａを低レベルにする。このときVp−Vth4
VG3−Vth3かつVcVG3−Vth3（ただしVG3,Vth3はトラン
ジスタ３のゲート電圧およびしきい値電圧）の範囲でト
ランジスタ３がカットオフして、出力端O1の電圧はVp−
Vth4になる。そしてこのとき制御信号Ｂが低レベルであ
れば上記電圧Vp−Vth4はそのまま出力端O2に出力され
る。
６に電源電圧Vp（たとえば＋25ボルト）を供給するとと
もに制御信号Ａを低レベルにする。このときVp−Vth4
VG3−Vth3かつVcVG3−Vth3（ただしVG3,Vth3はトラン
ジスタ３のゲート電圧およびしきい値電圧）の範囲でト
ランジスタ３がカットオフして、出力端O1の電圧はVp−
Vth4になる。そしてこのとき制御信号Ｂが低レベルであ
れば上記電圧Vp−Vth4はそのまま出力端O2に出力され
る。
第２図は上記第１図に示す回路を用いたEPROM（イレー
サブルプログラマブルROM）の回路構成図である。このR
OMはデータ読出し時には上記ピン６を信号用ピンとして
用い、データ書込み時の場合にはピン６をプログラム用
の例えば＋25ボルトの高電圧を供給するための電源用ピ
ンとして用いるものである。第２図において10はピン６
の電圧を検出する電圧検出回路であり、ピン６の電圧が
Vc以下のときには高レベル信号を、Vpのときには低レベ
ル信号をそれぞれ出力するようになっている。そしてこ
の電圧検出回路10の出力信号は前記トランジスタ３のゲ
ートに制御信号Ａとして供給されるとともに、前記トラ
ンジスタ８のゲートに制御信号Ｂとして供給される。ま
た111〜11nはアドレスデコーダであり、これら各アドレ
スデコーダ111〜11nの出力端は、上記電圧検出回路10の
出力信号をゲート入力とするディプレッション型の各MO
Sトランジスタ121〜12nを介して、たとえば図示しない
多数のメモリセルのゲートが接続されている行線131〜1
3nそれぞれに接続される。また上記各行線131〜13nには
それぞれ、ディプレッション型のMOSトランジスタ14の
ゲート、ソースが共通接続され、さらにこの各トランジ
スタ14のドレインと前記ピン６との間には、前記インバ
ータ２の出力端O2の電圧をゲート入力とするエンハンス
メント型のMOSトランジスタ15それぞれが挿入される。
サブルプログラマブルROM）の回路構成図である。このR
OMはデータ読出し時には上記ピン６を信号用ピンとして
用い、データ書込み時の場合にはピン６をプログラム用
の例えば＋25ボルトの高電圧を供給するための電源用ピ
ンとして用いるものである。第２図において10はピン６
の電圧を検出する電圧検出回路であり、ピン６の電圧が
Vc以下のときには高レベル信号を、Vpのときには低レベ
ル信号をそれぞれ出力するようになっている。そしてこ
の電圧検出回路10の出力信号は前記トランジスタ３のゲ
ートに制御信号Ａとして供給されるとともに、前記トラ
ンジスタ８のゲートに制御信号Ｂとして供給される。ま
た111〜11nはアドレスデコーダであり、これら各アドレ
スデコーダ111〜11nの出力端は、上記電圧検出回路10の
出力信号をゲート入力とするディプレッション型の各MO
Sトランジスタ121〜12nを介して、たとえば図示しない
多数のメモリセルのゲートが接続されている行線131〜1
3nそれぞれに接続される。また上記各行線131〜13nには
それぞれ、ディプレッション型のMOSトランジスタ14の
ゲート、ソースが共通接続され、さらにこの各トランジ
スタ14のドレインと前記ピン６との間には、前記インバ
ータ２の出力端O2の電圧をゲート入力とするエンハンス
メント型のMOSトランジスタ15それぞれが挿入される。
上記ROMにおいてプログラム時、各メモリセルにデータ
を書き込む場合、行線131〜13nに通常の電源電圧Vc（＋
５ボルト）よりも高い電圧を印加する必要があるため、
ピン６には高電源電圧Vp（＋25ボルト）が供給される。
このとき電圧検出回路10の出力信号は低レベルとなり、
電源切換回路１内のトランジスタ３およびインバータ２
内のトランジスタ８はそれぞれカットオフするため、イ
ンバータ２の出力端O2の電圧は前記したようにほぼVp−
Vth4となる。また出力端O2の電圧がほぼVp−Vth4になる
と各トランジスタ15がオンし、各行線131〜13nにはほぼ
Vp−Vth4−Vth5（ただしVth5はトランジスタ15のしきい
値電圧）が印加される。このときトランジスタ121〜12n
はアドレスデコーダ111〜11nの出力に応じてカットオフ
あるいはオンするため、トランジスタ121〜12nのうちカ
ットオフしているトランジスタが接続されている行線の
みに上記電圧Vp−Vth4−Vth5が印加されてデータの書き
込みが行なわれる。
を書き込む場合、行線131〜13nに通常の電源電圧Vc（＋
５ボルト）よりも高い電圧を印加する必要があるため、
ピン６には高電源電圧Vp（＋25ボルト）が供給される。
このとき電圧検出回路10の出力信号は低レベルとなり、
電源切換回路１内のトランジスタ３およびインバータ２
内のトランジスタ８はそれぞれカットオフするため、イ
ンバータ２の出力端O2の電圧は前記したようにほぼVp−
Vth4となる。また出力端O2の電圧がほぼVp−Vth4になる
と各トランジスタ15がオンし、各行線131〜13nにはほぼ
Vp−Vth4−Vth5（ただしVth5はトランジスタ15のしきい
値電圧）が印加される。このときトランジスタ121〜12n
はアドレスデコーダ111〜11nの出力に応じてカットオフ
あるいはオンするため、トランジスタ121〜12nのうちカ
ットオフしているトランジスタが接続されている行線の
みに上記電圧Vp−Vth4−Vth5が印加されてデータの書き
込みが行なわれる。
しかしながら上記ROMにおいてVpとして＋25ボルトを供
給する場合、トランジスタ４およびトランジスタ15のし
きい値電圧はバックゲートバイアス効果によって約３ボ
ルトになるため（ただし、基板の抵抗率が20Ω／□、ゲ
ート酸化膜厚が800Å、基板とソースが同電位の状態で
のしきい値電圧が0.8ボルトの場合）、インバータ２の
出力端O2の電圧は＋25ボルトよりも約３ボルト低い＋22
ボルトに、行線131〜13nに印加される電圧は＋22ボルト
よりもさらに約３ボルト低い＋19ボルトにそれぞれ低下
してしまう。
給する場合、トランジスタ４およびトランジスタ15のし
きい値電圧はバックゲートバイアス効果によって約３ボ
ルトになるため（ただし、基板の抵抗率が20Ω／□、ゲ
ート酸化膜厚が800Å、基板とソースが同電位の状態で
のしきい値電圧が0.8ボルトの場合）、インバータ２の
出力端O2の電圧は＋25ボルトよりも約３ボルト低い＋22
ボルトに、行線131〜13nに印加される電圧は＋22ボルト
よりもさらに約３ボルト低い＋19ボルトにそれぞれ低下
してしまう。
（発明が解決しようとする課題） このように従来では信号用と電源用に共用した外部導出
ピンに電源電圧を供給する場合、実際に使用できる電圧
が低くなってしまい電圧効率が悪いという不都合があ
る。
ピンに電源電圧を供給する場合、実際に使用できる電圧
が低くなってしまい電圧効率が悪いという不都合があ
る。
ところで上記第２図に示すROMにおいて、各トランジス
タ15のゲート電圧、すなわちインバータ２の出力端O2の
電圧を、ドレイン電圧すなわちピン６に供給される電圧
Vpに近い電圧あるいはVpよりも高い電圧にすれば、行線
131〜13nに印加される電圧はほぼVpとすることができ
る。そこでインバータ２の出力端O2の電圧をVpに近い電
圧あるいはVpよりも高い電圧にするためにはピン６に供
給される電圧を昇圧する必要がある。
タ15のゲート電圧、すなわちインバータ２の出力端O2の
電圧を、ドレイン電圧すなわちピン６に供給される電圧
Vpに近い電圧あるいはVpよりも高い電圧にすれば、行線
131〜13nに印加される電圧はほぼVpとすることができ
る。そこでインバータ２の出力端O2の電圧をVpに近い電
圧あるいはVpよりも高い電圧にするためにはピン６に供
給される電圧を昇圧する必要がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、電源電圧を効率良く昇圧することの
できる昇圧回路を提供することにある。
あり、その目的は、電源電圧を効率良く昇圧することの
できる昇圧回路を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の昇圧回路は、第１の電源電圧で動作する発振
回路と、上記第１の電源電圧よりも高い値の第２の電源
電圧が供給される高電圧電源端子と、上記発振回路の出
力が供給され、上記高電圧電源端子に供給される第２の
電源電圧で動作するインバータと、上記インバータの出
力が一端に供給される第１のキャパシタンスと、上記第
１のキャパシタンスの他端と上記高電圧電源端子との間
に接続された負荷回路と、上記第１のキャパシタンスの
他端と基準電位との間に接続された第２のキャパシタン
スと、上記第１のキャパシタンスの他端にゲートとドレ
インが接続され、通常時は0V近傍のしきい値電圧を持
ち、上記高電圧電源端子に第２の電源電圧が供給され上
記負荷回路から上記第２の電源電圧に基づくバックゲー
トバイアスが与えられているときは整流動作してソース
側に整流出力を発生し、整流動作している時のしきい値
電圧が正の値を持ちかつその値がエンハンスメント型の
MOSトランジスタのしきい値電圧よりも充分に小さくな
るように設定される整流用のMOSトランジスタとを具備
し、上記第１、第２のキャパシタンスの容量値の設定に
より上記第２の電源電圧と第２の電源電圧の２倍の電圧
との間の値を持つ任意の出力電圧が得られるように構成
したことを特徴とする。
回路と、上記第１の電源電圧よりも高い値の第２の電源
電圧が供給される高電圧電源端子と、上記発振回路の出
力が供給され、上記高電圧電源端子に供給される第２の
電源電圧で動作するインバータと、上記インバータの出
力が一端に供給される第１のキャパシタンスと、上記第
１のキャパシタンスの他端と上記高電圧電源端子との間
に接続された負荷回路と、上記第１のキャパシタンスの
他端と基準電位との間に接続された第２のキャパシタン
スと、上記第１のキャパシタンスの他端にゲートとドレ
インが接続され、通常時は0V近傍のしきい値電圧を持
ち、上記高電圧電源端子に第２の電源電圧が供給され上
記負荷回路から上記第２の電源電圧に基づくバックゲー
トバイアスが与えられているときは整流動作してソース
側に整流出力を発生し、整流動作している時のしきい値
電圧が正の値を持ちかつその値がエンハンスメント型の
MOSトランジスタのしきい値電圧よりも充分に小さくな
るように設定される整流用のMOSトランジスタとを具備
し、上記第１、第２のキャパシタンスの容量値の設定に
より上記第２の電源電圧と第２の電源電圧の２倍の電圧
との間の値を持つ任意の出力電圧が得られるように構成
したことを特徴とする。
（作用） キャパシタンスの他端に得られる電圧は整流用のMOSト
ランジスタによって整流され、そのソース側に直流電圧
が得られる。このとき、この整流用のMOSトランジスタ
のしきい値電圧は０ボルト近傍にされているため、この
トランジスタによる電圧ドロップは極めて少なくなり、
昇圧効率が十分に高くなる。
ランジスタによって整流され、そのソース側に直流電圧
が得られる。このとき、この整流用のMOSトランジスタ
のしきい値電圧は０ボルト近傍にされているため、この
トランジスタによる電圧ドロップは極めて少なくなり、
昇圧効率が十分に高くなる。
（実施例） 以下、図面を参照してこの発明の一実施例を説明する。
第３図において第1,第2,第３の電源切換回路11,12,13そ
れぞれは、前記第１図に示すものと同様に、制御信号Ａ
をゲート入力とするディプレッション型のMOSトランジ
スタ３とドレイン、ゲートが共通接続されたエンハンス
メント型のMOSトランジスタ４とによって構成されてい
る。また第1,第２のインバータ21,22それぞれも、第１
図に示すものと同様に、ゲート、ソースが出力端O2に共
通接続されたディプレッション型のMOSトランジスタ７
と制御信号Ｂをゲート入力とするエンハンスメント型の
MOSトランジスタ８とによって構成されている。上記第
１の電源切換回路11の出力端O1は上記第１のインバータ
21の電源供給端すなわちトランジスタ７のドレインに接
続される。また上記第１のインバータ21内のトランジス
タ８のゲートには、上記第1,第2,第３の電源切換回路
11,12,13内の各トランジスタ４のドレインが共通接続さ
れるピン６に電源電圧Vpが供給されている期間に、所定
周波数の繰り返し信号を発生する発振回路20の出力信号
が上記制御信号Ｂとして供給される。上記第１のインバ
ータ21の出力端O2と上記第２の電源切換回路12の出力端
O1との間には、第１のキャパシタンス21が接続される。
また上記第２の電源切換回路12の出力端O1とアースとの
間には第２のキャパシタンス22が接続される。なお、こ
の第２のキャパシタンス22は出力端O1の浮游容量および
ゲート容量等の寄生容量を利用しても良いし、新たに容
量を付加して構成しても良い。上記第３の電源切換回路
13の出力端O1は上記第２のインバータ22の電源供給端す
なわちトランジスタ７のドレインに接続される。また上
記第2,第３の電源切換回路12,13の出力端間には、ドレ
イン、ゲートが共通接続されてダイオード接続された整
流用のＩ型のMOSトランジスタ23が接続される。ここで
いうＩ型のトランジスタとは、しきい値電圧が０ボルト
近傍（たとえば−0.3ボルト）にあるものをいう。さら
に上記第２の電源切換回路12の出力端O1とアースとの間
には、アノードをアース側に向けてダイオード24が接続
される。
第３図において第1,第2,第３の電源切換回路11,12,13そ
れぞれは、前記第１図に示すものと同様に、制御信号Ａ
をゲート入力とするディプレッション型のMOSトランジ
スタ３とドレイン、ゲートが共通接続されたエンハンス
メント型のMOSトランジスタ４とによって構成されてい
る。また第1,第２のインバータ21,22それぞれも、第１
図に示すものと同様に、ゲート、ソースが出力端O2に共
通接続されたディプレッション型のMOSトランジスタ７
と制御信号Ｂをゲート入力とするエンハンスメント型の
MOSトランジスタ８とによって構成されている。上記第
１の電源切換回路11の出力端O1は上記第１のインバータ
21の電源供給端すなわちトランジスタ７のドレインに接
続される。また上記第１のインバータ21内のトランジス
タ８のゲートには、上記第1,第2,第３の電源切換回路
11,12,13内の各トランジスタ４のドレインが共通接続さ
れるピン６に電源電圧Vpが供給されている期間に、所定
周波数の繰り返し信号を発生する発振回路20の出力信号
が上記制御信号Ｂとして供給される。上記第１のインバ
ータ21の出力端O2と上記第２の電源切換回路12の出力端
O1との間には、第１のキャパシタンス21が接続される。
また上記第２の電源切換回路12の出力端O1とアースとの
間には第２のキャパシタンス22が接続される。なお、こ
の第２のキャパシタンス22は出力端O1の浮游容量および
ゲート容量等の寄生容量を利用しても良いし、新たに容
量を付加して構成しても良い。上記第３の電源切換回路
13の出力端O1は上記第２のインバータ22の電源供給端す
なわちトランジスタ７のドレインに接続される。また上
記第2,第３の電源切換回路12,13の出力端間には、ドレ
イン、ゲートが共通接続されてダイオード接続された整
流用のＩ型のMOSトランジスタ23が接続される。ここで
いうＩ型のトランジスタとは、しきい値電圧が０ボルト
近傍（たとえば−0.3ボルト）にあるものをいう。さら
に上記第２の電源切換回路12の出力端O1とアースとの間
には、アノードをアース側に向けてダイオード24が接続
される。
第４図は上記発振回路20の具体的な構成を示すものであ
る。図示するようにこの回路はディプレッション型、エ
ンハンスメント型およびＩ型（トランジスタ41）のMOS
トランジスタとキャパシタンスとによって構成され、パ
ワーダウン機能を備えている。すなわち制御信号が低
レベル（ピン６を信号用ピンとして用いる場合）のと
き、パワーダウン状態となり発振しない。一方、信号
が高レベル（ピン６を電源用ピンとして用いる場合）の
ときは発振して所定周波数の繰り返し信号を発生するよ
うになっている。
る。図示するようにこの回路はディプレッション型、エ
ンハンスメント型およびＩ型（トランジスタ41）のMOS
トランジスタとキャパシタンスとによって構成され、パ
ワーダウン機能を備えている。すなわち制御信号が低
レベル（ピン６を信号用ピンとして用いる場合）のと
き、パワーダウン状態となり発振しない。一方、信号
が高レベル（ピン６を電源用ピンとして用いる場合）の
ときは発振して所定周波数の繰り返し信号を発生するよ
うになっている。
第５図（ａ）〜（ｈ）は上記実施例回路の動作の一例を
示す波形図であり、同図（ａ）はピン６の電圧変化波形
を、同図（ｂ）は制御信号Ａの電圧変化波形を、同図
（ｃ）は発振回路20の出力電圧変化波形を、同図（ｄ）
は制御信号Ｂの電圧変化波形を、同図（ｅ）は第１のイ
ンバータ21の出力端O2の電圧変化波形を、同図（ｆ）は
第２の電源切換回路12の出力端O1の電圧変化波形を、同
図（ｇ）は第３の電源切換回路13の出力端O1の電圧変化
波形を、さらに同図（ｈ）は第２のインバータ22の出力
端O2の電圧変化波形をそれぞれ示す。以下、第５図
（ａ）〜（ｈ）を用いて上記実施例回路の動作を説明す
る。
示す波形図であり、同図（ａ）はピン６の電圧変化波形
を、同図（ｂ）は制御信号Ａの電圧変化波形を、同図
（ｃ）は発振回路20の出力電圧変化波形を、同図（ｄ）
は制御信号Ｂの電圧変化波形を、同図（ｅ）は第１のイ
ンバータ21の出力端O2の電圧変化波形を、同図（ｆ）は
第２の電源切換回路12の出力端O1の電圧変化波形を、同
図（ｇ）は第３の電源切換回路13の出力端O1の電圧変化
波形を、さらに同図（ｈ）は第２のインバータ22の出力
端O2の電圧変化波形をそれぞれ示す。以下、第５図
（ａ）〜（ｈ）を用いて上記実施例回路の動作を説明す
る。
まず、ピン６は第５図（ａ）に示すように、時刻t1以前
およびt4以後は信号用ピンとして使用され、時刻t1から
t4の期間では電源用ピンとして使用されるものとする。
時刻t1以前およびt4以後ではピン６の電圧はVcまたは０
ボルトであり、信号Ａが高レベル、信号が低レベルと
なるため発振回路20の出力は低レベルとなり、第１のイ
ンバータ21の出力端O2の電圧、第2,第３の電源切換回路
12,13それぞれの出力端O1の電圧はほぼVp（たとえば＋
５ボルト）になる。このとき信号Ｂは高レベルであるか
ら、第２のインバータ22の出力端O2の電圧は０ボルトす
なわち低レベルとなる。次に時刻t1においてピン６が電
源用ピンになり、電源電圧Vp（たとえば＋25ボルト）が
供給される。このとき、信号Ａが低レベル、信号が高
レベルとなり発振回路20が動作し、第１のインバータ21
内のトランジスタ８のゲートには第５図（ｃ）に示すよ
うにVcと０ボルトとの間で電圧が変化する所定の周波数
の繰り返し信号が入力する。さらにこのとき、第１のイ
ンバータ21内のトランジスタ７のトレインには、Vpより
もトランジスタ４のしきい値電圧Vth4分低い電圧Vp−Vt
h4となっている第１の電源切換回路11の出力端O1の電圧
が入力するため、第１のインバータ21の出力端O2ではほ
ぼ０ボルトとVp−Vth4との間で電圧が変化する波形が得
られる。一方、第2,第３の電源切換回路12,13では各ト
ランジスタ４によって、出力端O1それぞれがVp−Vth4に
充電される。また第２の電源切換回路12の出力端O1の電
圧は第１のインバータ21の出力電圧に同期して、第１の
キャパシタンス21による容量結合によってより高い電圧
に持ち上げられるが、信号Ｂが高レベルで第２のインバ
ータ22の出力端O2の電圧が０ボルトになっているため昇
圧されない。したがって時刻t1以後から制御信号Ｂが低
レベルに立下る時刻t2までの期間では、第2,第３の電源
切換回路12,13の各出力端O1の電圧はほぼ一定になる。
およびt4以後は信号用ピンとして使用され、時刻t1から
t4の期間では電源用ピンとして使用されるものとする。
時刻t1以前およびt4以後ではピン６の電圧はVcまたは０
ボルトであり、信号Ａが高レベル、信号が低レベルと
なるため発振回路20の出力は低レベルとなり、第１のイ
ンバータ21の出力端O2の電圧、第2,第３の電源切換回路
12,13それぞれの出力端O1の電圧はほぼVp（たとえば＋
５ボルト）になる。このとき信号Ｂは高レベルであるか
ら、第２のインバータ22の出力端O2の電圧は０ボルトす
なわち低レベルとなる。次に時刻t1においてピン６が電
源用ピンになり、電源電圧Vp（たとえば＋25ボルト）が
供給される。このとき、信号Ａが低レベル、信号が高
レベルとなり発振回路20が動作し、第１のインバータ21
内のトランジスタ８のゲートには第５図（ｃ）に示すよ
うにVcと０ボルトとの間で電圧が変化する所定の周波数
の繰り返し信号が入力する。さらにこのとき、第１のイ
ンバータ21内のトランジスタ７のトレインには、Vpより
もトランジスタ４のしきい値電圧Vth4分低い電圧Vp−Vt
h4となっている第１の電源切換回路11の出力端O1の電圧
が入力するため、第１のインバータ21の出力端O2ではほ
ぼ０ボルトとVp−Vth4との間で電圧が変化する波形が得
られる。一方、第2,第３の電源切換回路12,13では各ト
ランジスタ４によって、出力端O1それぞれがVp−Vth4に
充電される。また第２の電源切換回路12の出力端O1の電
圧は第１のインバータ21の出力電圧に同期して、第１の
キャパシタンス21による容量結合によってより高い電圧
に持ち上げられるが、信号Ｂが高レベルで第２のインバ
ータ22の出力端O2の電圧が０ボルトになっているため昇
圧されない。したがって時刻t1以後から制御信号Ｂが低
レベルに立下る時刻t2までの期間では、第2,第３の電源
切換回路12,13の各出力端O1の電圧はほぼ一定になる。
時刻t2において信号Ｂが低レベルに立下ると、第２のイ
ンバータ22内のトランジスタ８がカットオフするため、
第２の電源切換回路12の出力端O1の電圧は第１のインバ
ータ21の出力端O2の電圧に同期して順次レベルシフトさ
れる。レベルシフトされる第２の電源切換回路12の出力
端O1の電圧はダイオード接続されたトランジスタ23で整
流され、この整流出力電圧が第３の電源切換回路13の出
力端O1に入力されるため、この第３の電源切換回路13の
出力端O1および第２のインバータ21の出力端O2には昇圧
された電圧が得られる。この昇圧された電圧が得られて
いる期間では、第2,第３の電源切換回路12,13内の各ト
ランジスタ４はカットオフしているため、ピン６への電
流は生じない。また昇圧時に第２の電源切換回路12の出
力端O1の電圧がダイオード24の逆バイアス時におけるブ
レークダウン電圧を越えると、このダイオード24がブレ
ークダウンを起すため、第2,第３の電源切換回路12,13
の各出力端O1の電圧が異常に高くなることによる各トラ
ンジスタの破壊を防止することができる。したがって、
上記ダイオード24のブレークダウン電圧は、第2,第３の
電源切換回路12,13、第２のインバータ22内の各トラン
ジスタおよびトランジスタ23のブレークダウン電圧、た
とえばジャンクションブレークダウン電圧、フィールド
インデューズドジャンクションブレークダウン電圧等よ
りも低く設定されている。
ンバータ22内のトランジスタ８がカットオフするため、
第２の電源切換回路12の出力端O1の電圧は第１のインバ
ータ21の出力端O2の電圧に同期して順次レベルシフトさ
れる。レベルシフトされる第２の電源切換回路12の出力
端O1の電圧はダイオード接続されたトランジスタ23で整
流され、この整流出力電圧が第３の電源切換回路13の出
力端O1に入力されるため、この第３の電源切換回路13の
出力端O1および第２のインバータ21の出力端O2には昇圧
された電圧が得られる。この昇圧された電圧が得られて
いる期間では、第2,第３の電源切換回路12,13内の各ト
ランジスタ４はカットオフしているため、ピン６への電
流は生じない。また昇圧時に第２の電源切換回路12の出
力端O1の電圧がダイオード24の逆バイアス時におけるブ
レークダウン電圧を越えると、このダイオード24がブレ
ークダウンを起すため、第2,第３の電源切換回路12,13
の各出力端O1の電圧が異常に高くなることによる各トラ
ンジスタの破壊を防止することができる。したがって、
上記ダイオード24のブレークダウン電圧は、第2,第３の
電源切換回路12,13、第２のインバータ22内の各トラン
ジスタおよびトランジスタ23のブレークダウン電圧、た
とえばジャンクションブレークダウン電圧、フィールド
インデューズドジャンクションブレークダウン電圧等よ
りも低く設定されている。
ここで第１のインバータ21の出力O2の高レベルの電圧を
Ｖ（21）、第２の電源切換回路12の出力端O1の低レベ
ル、高レベルの電圧をそれぞれVL（12）,VH（12）と
し、第1,第２のキャパシタンス21,22の容量をそれぞれC
1,C2とすれば、第１のインバータ21の出力端O2の電圧が
Ｖ（21）となったときに次の式が成立する。
Ｖ（21）、第２の電源切換回路12の出力端O1の低レベ
ル、高レベルの電圧をそれぞれVL（12）,VH（12）と
し、第1,第２のキャパシタンス21,22の容量をそれぞれC
1,C2とすれば、第１のインバータ21の出力端O2の電圧が
Ｖ（21）となったときに次の式が成立する。
C1（（Ｖ（21）＋VL（12））＋C2VL（12） ＝（C1＋C2）VH（12） …（１） ここで、α＝C2/C1とおけばVH（12）は次式で表わされ
る。
る。
従って、VH（12）はC1とC2の容量比αの値によって決定
され、原理的には次式の範囲で設定可能である。
され、原理的には次式の範囲で設定可能である。
VL（12）＜VH（12）＜VL（12）＋Ｖ（21） …（３） この結果、基板濃度７×1014atoms/cm3、ゲート酸化膜
厚800Å、バックゲートバイアスが０ボルトのときの第
1,第2,第３の電源切換回路11,12,13内の各トランジスタ
４のしきい値電圧Vth4(0)を0.8ボルトとすると、Vp＝＋
25ボルトのときトランジスタ４のしきい値電圧Vth4(25)
はバックゲートバイアス効果により約３ボルトになるた
め、 Ｖ（21）＝Vp−Vth4(25) ＝25−３＝22［ボル
ト］ …（４） VL（12）＝Vp−Vth4(25) ＝25−３＝22［ボル
ト］ …（５） となり、α＝１、すなわちC1＝C2の場合、上記（２）式
によりVH（12）＝33ボルトとなる。このとき、Ｉ型のMO
Sトランジスタ23のしきい値電圧は、バックゲートバイ
アス効果により約＋1.2ボルトとなるため、第２のイン
バータ22の出力端O2の電圧は一定時間後に31.8ボルトに
なる。
厚800Å、バックゲートバイアスが０ボルトのときの第
1,第2,第３の電源切換回路11,12,13内の各トランジスタ
４のしきい値電圧Vth4(0)を0.8ボルトとすると、Vp＝＋
25ボルトのときトランジスタ４のしきい値電圧Vth4(25)
はバックゲートバイアス効果により約３ボルトになるた
め、 Ｖ（21）＝Vp−Vth4(25) ＝25−３＝22［ボル
ト］ …（４） VL（12）＝Vp−Vth4(25) ＝25−３＝22［ボル
ト］ …（５） となり、α＝１、すなわちC1＝C2の場合、上記（２）式
によりVH（12）＝33ボルトとなる。このとき、Ｉ型のMO
Sトランジスタ23のしきい値電圧は、バックゲートバイ
アス効果により約＋1.2ボルトとなるため、第２のイン
バータ22の出力端O2の電圧は一定時間後に31.8ボルトに
なる。
時刻t3からt4までの期間およびt4以後はそれぞれ、時刻
t1からt4までの期間およびt1以前と同じ動作なので説明
は省略する。
t1からt4までの期間およびt1以前と同じ動作なので説明
は省略する。
上記実施例回路を前記第２図に示すROM電源切換回路１
およびインバータ２の代わりに用い、第２のインバータ
22の出力端O2を各トランジスタ15のゲートに接続すれ
ば、ピン６にVp＝＋25ボルトを印加したとき第２のイン
バータ22の出力端O2の電圧はたとえば前記のような条件
下では31.8ボルトになるため、各トランジスタ15は３極
管領域に入り、行線131〜13nにはピン６に印加された＋
25ボルトがほぼそのまま出力されることになる。
およびインバータ２の代わりに用い、第２のインバータ
22の出力端O2を各トランジスタ15のゲートに接続すれ
ば、ピン６にVp＝＋25ボルトを印加したとき第２のイン
バータ22の出力端O2の電圧はたとえば前記のような条件
下では31.8ボルトになるため、各トランジスタ15は３極
管領域に入り、行線131〜13nにはピン６に印加された＋
25ボルトがほぼそのまま出力されることになる。
このように上記実施例による昇圧回路によれば、整流素
子としてＩ型のトランジスタを用いるようにしたので、
このトランジスタによる電圧ドロップを少なくすること
ができ、高い昇圧効率を得ることができる。
子としてＩ型のトランジスタを用いるようにしたので、
このトランジスタによる電圧ドロップを少なくすること
ができ、高い昇圧効率を得ることができる。
第６図は上記実施例回路において、ピン６に供給する電
源電圧Vpに対する第２の電源切換回路12の出力端O1のピ
ーク電圧VPE（12）と第２のインバータ22の出力端O2の
電圧Ｖ（23）の変化特性を示すものである。ここで実線
で示す特性は前記ダイオード24を設けた場合のものであ
り、破線で示す特性は設けなかった場合のものである。
第６図から明らかなようにダイオード24を設けた場合、
第２の電源切換回路12の出力端O1のピーク電圧V
PE（12）は、第2,第３の電源切換回路12,13、第２のイ
ンバータ22内の各トランジスタおよびトランジスタ23の
ブレークダウン電圧VBDよりも低い一定電圧に設定され
る。したがって上記ダイオード24は定電圧回路として作
用する。
源電圧Vpに対する第２の電源切換回路12の出力端O1のピ
ーク電圧VPE（12）と第２のインバータ22の出力端O2の
電圧Ｖ（23）の変化特性を示すものである。ここで実線
で示す特性は前記ダイオード24を設けた場合のものであ
り、破線で示す特性は設けなかった場合のものである。
第６図から明らかなようにダイオード24を設けた場合、
第２の電源切換回路12の出力端O1のピーク電圧V
PE（12）は、第2,第３の電源切換回路12,13、第２のイ
ンバータ22内の各トランジスタおよびトランジスタ23の
ブレークダウン電圧VBDよりも低い一定電圧に設定され
る。したがって上記ダイオード24は定電圧回路として作
用する。
第７図（ａ）〜（ｃ）それぞれは上記ダイオード24の代
わりに使用可能な定電圧回路の一例を示すものである。
第７図（ａ）に示す回路はフィールドインデューズドダ
イオード31のゲートを、一対の抵抗32,33によってVcを
分割した電圧によってバイアスしたものであり、ダイオ
ード31のゲート電圧によってブレークダウン耐圧を設定
することができる。同図（ｂ）はｎ個のエンハンスメン
ト型のMOSトランジスタ341〜34nを直列接続したもので
あり、第２の電源切換回路12の出力端O1の電圧はｎ・Vt
h(34)となる。ただしVth(34)は各トランジスタ341〜34n
のしきい値電圧であり、すべて等しい値であるとする。
同図（ｃ）はゲート酸化膜が極めて厚い（たとえば8000
Å）フィールドMOSトランジスタ35を用いた例である。
わりに使用可能な定電圧回路の一例を示すものである。
第７図（ａ）に示す回路はフィールドインデューズドダ
イオード31のゲートを、一対の抵抗32,33によってVcを
分割した電圧によってバイアスしたものであり、ダイオ
ード31のゲート電圧によってブレークダウン耐圧を設定
することができる。同図（ｂ）はｎ個のエンハンスメン
ト型のMOSトランジスタ341〜34nを直列接続したもので
あり、第２の電源切換回路12の出力端O1の電圧はｎ・Vt
h(34)となる。ただしVth(34)は各トランジスタ341〜34n
のしきい値電圧であり、すべて等しい値であるとする。
同図（ｃ）はゲート酸化膜が極めて厚い（たとえば8000
Å）フィールドMOSトランジスタ35を用いた例である。
第８図（ａ）〜（ｄ）それぞれは前記第1,第2,第３の電
源切換回路11,12,13の代わりに使用可能な電源切換回路
の構成を示すものである。第８図（ａ），（ｂ）それぞ
れに示す回路は１個のディプレッション型のMOSトラン
ジスタ36と２個のエンハンスメント型のMOSトランジス
タ37,38とによって、あるいは３個のエンハンスメント
型のMOSトランジスタ37,38,39によって構成され、ピン
６に電源電圧Vpを印加したときに出力端O1ではVp−2Vth
E（VthEはエンハンスメント型のMOSトランジスタ37,38
それぞれのしきい値電圧）なる電圧が得られる。また第
８図（ｃ），（ｄ）それぞれに示す回路は１個のディプ
レッション型のMOSトランジスタ36とｎ個のエンハンス
メント型のMOSトランジスタ391〜39nとによって、ある
いは（ｎ＋１）個のエンハンスメント型のMOSトランジ
スタ391〜39n+1によって構成され、ピン６に電源電圧Vp
を印加したときに出力端O1ではVp−nVthE（VthEは，エ
ンハンスメント型のMOSトランジスタ391〜39n+1それぞ
れのしきい値電圧）なる電圧が得られる。
源切換回路11,12,13の代わりに使用可能な電源切換回路
の構成を示すものである。第８図（ａ），（ｂ）それぞ
れに示す回路は１個のディプレッション型のMOSトラン
ジスタ36と２個のエンハンスメント型のMOSトランジス
タ37,38とによって、あるいは３個のエンハンスメント
型のMOSトランジスタ37,38,39によって構成され、ピン
６に電源電圧Vpを印加したときに出力端O1ではVp−2Vth
E（VthEはエンハンスメント型のMOSトランジスタ37,38
それぞれのしきい値電圧）なる電圧が得られる。また第
８図（ｃ），（ｄ）それぞれに示す回路は１個のディプ
レッション型のMOSトランジスタ36とｎ個のエンハンス
メント型のMOSトランジスタ391〜39nとによって、ある
いは（ｎ＋１）個のエンハンスメント型のMOSトランジ
スタ391〜39n+1によって構成され、ピン６に電源電圧Vp
を印加したときに出力端O1ではVp−nVthE（VthEは，エ
ンハンスメント型のMOSトランジスタ391〜39n+1それぞ
れのしきい値電圧）なる電圧が得られる。
第９図はこの発明の他の実施例の構成を示すものであ
る。前記第３図に示す実施例回路において第３の電源切
換回路13は、ピン６に電源電圧Vpが印加されたとき、第
２のインバータ22内のトランジスタ７のドレイン電圧を
急速に上昇させるためのものである。したがって第２の
インバータ22の出力端O2の電圧が上昇するのに要する時
間を特に問題としない場合には第９図に示すように省略
してもよい。なお、この実施例回路に前記定電圧回路
（たとえば前記ダイオード24）を設けてもよいことはも
ちろんである。
る。前記第３図に示す実施例回路において第３の電源切
換回路13は、ピン６に電源電圧Vpが印加されたとき、第
２のインバータ22内のトランジスタ７のドレイン電圧を
急速に上昇させるためのものである。したがって第２の
インバータ22の出力端O2の電圧が上昇するのに要する時
間を特に問題としない場合には第９図に示すように省略
してもよい。なお、この実施例回路に前記定電圧回路
（たとえば前記ダイオード24）を設けてもよいことはも
ちろんである。
このダイオード24を第２のインバータ22のMOSトランジ
スタ７のドレイン側またはソース側に設けた場合に、第
２のインバータ22の出力端O2の電圧はダイオード24のブ
レークダウン電圧で決定され、MOSトランジスタ23のし
きい値電圧には左右されず一定となる。
スタ７のドレイン側またはソース側に設けた場合に、第
２のインバータ22の出力端O2の電圧はダイオード24のブ
レークダウン電圧で決定され、MOSトランジスタ23のし
きい値電圧には左右されず一定となる。
また、ダイオード接続されたMOSトランジスタ23は、第
2,第３の電源切換回路12,13の各出力端O1における電圧
降下を低くおさえるためにそのしきい値電圧は小さい方
がよく、前記第３図あるいは上記第９図それぞれの実施
例のように、そのしきい値電圧が０ボルト近傍のＩ型の
MOSトランジスタを用いる必要がある。
2,第３の電源切換回路12,13の各出力端O1における電圧
降下を低くおさえるためにそのしきい値電圧は小さい方
がよく、前記第３図あるいは上記第９図それぞれの実施
例のように、そのしきい値電圧が０ボルト近傍のＩ型の
MOSトランジスタを用いる必要がある。
第10図はバックゲートバイアス電圧 に対するしきい値電圧Vthの変化特性を示すものであ
り、実線はＩ型のMOSトランジスタを、破線はエンハン
スメント型のMOSトランジスタをそれぞれ示す。ここで
エンハンスメント型（Ｅ型）のMOSトランジスタのVthが ボルトの範囲内で大きく変化しているのは、チャネルイ
ンプラの影響による。
り、実線はＩ型のMOSトランジスタを、破線はエンハン
スメント型のMOSトランジスタをそれぞれ示す。ここで
エンハンスメント型（Ｅ型）のMOSトランジスタのVthが ボルトの範囲内で大きく変化しているのは、チャネルイ
ンプラの影響による。
この発明による昇圧回路では、昇圧されたかなり高い電
圧が得られるため、この高電圧が印加されるトランジス
タには高耐圧構造が用いられている。第11図は前記トラ
ンジスタ4,7,8部分の素子構成を示すものであり、第11
図（ａ）は平面図、同図（ｂ）はその断面図、同図
（ｃ）はシンボル図である。図において50はｐ型の基
板、51,52,53はn+型のドレイン領域、54,55,56はn+型の
ソース領域、57はp-型のフィールド領域、58はソース、
ドレイン領域と同導電型でより不純物濃度が低いn-型の
低濃度領域、59は第１ポリシリコン配線、60は第２ポリ
シリコン配線、61はAl配線、62は絶縁膜である。図示す
るように各ドレイン領域51,52,53および各ソース領域5
4,55それぞれは直接フィールド領域57に接触せず、低濃
度領域58が介在しているため、ドレイン領域51,52,53お
よびソース領域54,55それぞれとフィールド領域57との
接触による接合破壊電圧の低下、ゲート変調接合破壊電
圧（Breakdown voltage of the Field induced Junctio
n）の低下を防止することができる。
圧が得られるため、この高電圧が印加されるトランジス
タには高耐圧構造が用いられている。第11図は前記トラ
ンジスタ4,7,8部分の素子構成を示すものであり、第11
図（ａ）は平面図、同図（ｂ）はその断面図、同図
（ｃ）はシンボル図である。図において50はｐ型の基
板、51,52,53はn+型のドレイン領域、54,55,56はn+型の
ソース領域、57はp-型のフィールド領域、58はソース、
ドレイン領域と同導電型でより不純物濃度が低いn-型の
低濃度領域、59は第１ポリシリコン配線、60は第２ポリ
シリコン配線、61はAl配線、62は絶縁膜である。図示す
るように各ドレイン領域51,52,53および各ソース領域5
4,55それぞれは直接フィールド領域57に接触せず、低濃
度領域58が介在しているため、ドレイン領域51,52,53お
よびソース領域54,55それぞれとフィールド領域57との
接触による接合破壊電圧の低下、ゲート変調接合破壊電
圧（Breakdown voltage of the Field induced Junctio
n）の低下を防止することができる。
［発明の効果］ 以上、説明したようにこの発明によれば、電源電圧を効
率良く昇圧する昇圧回路を提供することができる。
率良く昇圧する昇圧回路を提供することができる。
第１図はピン共用回路の構成図、第２図は上記回路を用
いたEPROMの回路構成図、第３図はこの発明の昇圧回路
の一実施例の回路構成図、第４図は同実施例回路の一部
分の具体図、第５図（ａ）〜（ｈ）は同実施例回路の動
作の一例を示す波形図、第６図は同実施例回路を説明す
るための特性図、第７図（ａ）〜（ｃ）は同実施例回路
の一部分の他の例を示す回路図、第８図（ａ）〜（ｄ）
は同実施例回路の一部分の他の例を示す回路図、第９図
はこの発明の他の実施例の回路構成図、第10図は上記第
３図および第９図に示す実施例回路を説明するための特
性図、第11図（ａ）〜（ｃ）は上記第３図および第９図
に示す実施例回路内のトランジスタの素子構成を示すも
ので、同図（ａ）は平面図、同図（ｂ）は断面図、同図
（ｃ）はシンボル図である。 11……第１の電源切換回路、12……第２の電源切換回
路、13……第３の電源切換回路、21……第１のインバー
タ、22……第２のインバータ、20……発振回路、21……
第１のキャパシタンス、22……第２のキャパシタンス、
23……Ｉ型のMOSトランジスタ、24……ダイオード。
いたEPROMの回路構成図、第３図はこの発明の昇圧回路
の一実施例の回路構成図、第４図は同実施例回路の一部
分の具体図、第５図（ａ）〜（ｈ）は同実施例回路の動
作の一例を示す波形図、第６図は同実施例回路を説明す
るための特性図、第７図（ａ）〜（ｃ）は同実施例回路
の一部分の他の例を示す回路図、第８図（ａ）〜（ｄ）
は同実施例回路の一部分の他の例を示す回路図、第９図
はこの発明の他の実施例の回路構成図、第10図は上記第
３図および第９図に示す実施例回路を説明するための特
性図、第11図（ａ）〜（ｃ）は上記第３図および第９図
に示す実施例回路内のトランジスタの素子構成を示すも
ので、同図（ａ）は平面図、同図（ｂ）は断面図、同図
（ｃ）はシンボル図である。 11……第１の電源切換回路、12……第２の電源切換回
路、13……第３の電源切換回路、21……第１のインバー
タ、22……第２のインバータ、20……発振回路、21……
第１のキャパシタンス、22……第２のキャパシタンス、
23……Ｉ型のMOSトランジスタ、24……ダイオード。
フロントページの続き (56)参考文献 特開 昭55−17201（ＪＰ，Ａ) 特開 昭49−59580（ＪＰ，Ａ) 特開 昭49−79186（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１の電源電圧で動作する発振回路と、 上記第１の電源電圧よりも高い値の第２の電源電圧が供
給される高電圧電源端子と、 上記発振回路の出力が供給され、上記高電圧電源端子に
供給される第２の電源電圧で動作するインバータと、 上記インバータの出力が一端に供給される第１のキャパ
シタンスと、 上記第１のキャパシタンスの他端と上記高電圧電源端子
との間に接続された負荷回路と、 上記第１のキャパシタンスの他端と基準電位との間に接
続された第２のキャパシタンスと、 上記第１のキャパシタンスの他端にゲートとドレインが
接続され、通常時は0V近傍のしきい値電圧を持ち、上記
高電圧電源端子に第２の電源電圧が供給され上記負荷回
路から上記第２の電源電圧に基づくバックゲートバイア
スが与えられているときは整流動作してソース側に整流
出力を発生し、整流動作している時のしきい値電圧が正
の値を持ちかつその値がエンハンスメント型のMOSトラ
ンジスタのしきい値電圧よりも充分に小さくなるように
設定される整流用のMOSトランジスタとを具備し、 上記第１、第２のキャパシタンスの容量値の設定により
上記第２の電源電圧と第２の電源電圧の２倍の電圧との
間の値を持つ任意の出力電圧が得られるように構成した
ことを特徴とする昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1291201A JPH0728213B2 (ja) | 1989-11-10 | 1989-11-10 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1291201A JPH0728213B2 (ja) | 1989-11-10 | 1989-11-10 | 昇圧回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6103980A Division JPS56157262A (en) | 1980-05-08 | 1980-05-08 | Boosting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02161768A JPH02161768A (ja) | 1990-06-21 |
| JPH0728213B2 true JPH0728213B2 (ja) | 1995-03-29 |
Family
ID=17765768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1291201A Expired - Lifetime JPH0728213B2 (ja) | 1989-11-10 | 1989-11-10 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728213B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS579299B2 (ja) * | 1972-10-05 | 1982-02-20 | ||
| JPS5631744B2 (ja) * | 1972-12-04 | 1981-07-23 | ||
| JPS5517201A (en) * | 1978-07-03 | 1980-02-06 | Mitsubishi Electric Corp | Boosting circuit |
-
1989
- 1989-11-10 JP JP1291201A patent/JPH0728213B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02161768A (ja) | 1990-06-21 |
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