JPH02161851A - Ａｔｍ交換機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目　次］ 概要 産業上の利用分野 従来の技術（第３，４図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用（第１図） 実施例（第２図） 発明の効果 ［概　要］ いわゆる放送形態の通信に好適なＡＴＭ［Ａｓｙｎｃｈ
ｒｏｎｏｕｓ　Ｔｒａｎｓｆｅｒ　Ｍｏｄｅ；ＡＴＭ（
非同期転送モード）コ交換方式交換に関し、 入力線からのセルを複数の出力線へ分配する、放送形態
の通信を可能にすることを目的とし、全ての入力線に接
続され対応する１つの出力線に接続された出力対応部が
出力線の数だけ並列に設けられ、各出力対応部が、対応
する各入力線に接続され、入力線から入るセルのへラダ
ー内の識別子に基づき出力線へセルを出力させるべきか
どうかを判定し、出力線へセルを出力する場合はセルを
通過させ且つセルの識別子を出力線用のものに変更し、
それ以外ではセルの通過を阻止するゲート部を入力線の
数だけそなえ、各ゲート部からのセルを複数一時的に記
憶するバッファ部をゲート部に対応してそなえ、各バッ
ファ部に記憶されたセルを出力線へ出力する出力制御部
をそなえ、入力線からのセルを複数の出力線へ分配し１
分配セルが各々異なる識別子を有するように構成する。

［産業上の利用分野］ 本発明は、いわゆる放送形態の通信に好適なＡＴＭ交換
方式に関する。

近年、広帯域ｌ５ＤＮの実現方式として、パケット交換
の帯域柔軟性と回線交換の時間透過性とを兼ねそなえた
、ＡＴＭを使ったＡＴＭ交換技術がＣＣＩＴＴで合意さ
れ、各機関で研究が盛んに行な力れている。

［従来の技術］ かかるＡＴＭ交換方式としては、例えば自己ルーティン
グ通話路を用いた第３図に示すような構成のものが提案
されている。この第３図に示す回路では、例えば３×３
単位自己ルーティングスイッチ（以下、単位自己ルーテ
ィングスイッチを単位スイッチということがある）が入
線側（Ｓ□□。

Ｓｉ、、Ｓ工、参照）、中間（Ｓａ□ｙ　５２２ｔ　Ｓ
２３参照）、出線側（Ｓ、１．　Ｓ、□、Ｓ３３参照）
に各３個あり、１次リンクＬ工１．Ｌ１□、Ｌ工、は入
線側スイッチＳｉｉの３個の出力端を中間スイッチ８２
１〜Ｓ２．の各１番目の入力端へ接続し、１次リンクＬ
２□〜Ｌ２３ｇ　Ｌ３１〜Ｌ３２もこれに準する。、２
次リンクＭ　１１〜Ｍ　１３は、中間スイッチＳ　２１
の３つの出力端を出線側の３個のスイッチ８３１〜Ｓ　
３３の各１番目の入力端へ接続し、２次リンクＭ　２１
　”””　Ｍ　２１　ｒ　Ｍ　７１〜Ｍ　３２もこれに
準する。

この自己ルーティング通話路では、最初にＳ１□。

Ｓ２□〜Ｓ　２３１　Ｓ３１を設置しておくと、Ｓ１□
とＳ、２゜ＳｏｌとＳ　２３の設置は既設部分を何ら変
更することなく、単にＬｍ〜Ｌｚ３．　Ｌ、□〜Ｌ１．
を図示の如く結線するだけで行なうことができる。

また、例えば入線＃９を出線＃３へ導くパスはＳ工、と
Ｓ２□とＳ　３１＋　５ｌｆｆとＳ２□とＳｏ、Ｓ□、
とＳ２３とＳ　３１の３パスがあり、Ｓユ、とＳ　３１
間のトラヒックを８２□〜Ｓ２．へ分散させることがで
き、さらにＳ２□にトラヒックが集中していて遅れがで
るような場合は、Ｓ　２２またはＳ　２３経由のパスに
変更すればよく、遅れを可及的に少なくすることができ
る。

第４図は第３図の３×３の単位自己スイッチの構成例を
示す。■、〜工、は制御情報検出回路、Ｄ□〜Ｄ、は情
報遅延回路、ＤＭ工〜ＤＭ３はデマルチプレクサ、ＤＥ
Ｃ工〜ＤＥＣ，は制御情報デコード回路、Ｆ１１〜Ｆ、
３はＦＩＦＯメモリ（先入れ先出し方式のメモリ）、Ｓ
Ｌ□〜ＳＬ３はセレクタ、ＤＳ、〜ＤＳ、はＦＩＦＯメ
モリＦ１□〜Ｆ工１．Ｆ２□〜Ｆ　２３１　Ｆ３１〜Ｆ
、３のリクエスト信号に１１〜に１３゜Ｋ２１〜Ｋ　２
．、　Ｋ３１〜に３３を受けてセレクタＳＬ□〜ＳＬ、
の制御を行なう回路である。

入力端＃１〜＃３に入る信号は前述の情報子制御情報（
セル）の形をしており、検出回路Ｉ□〜工。

はこの制御情報を抽出してから対応するデコード回路Ｄ
ＥＣ１−ＤＥＣ３へ送る。この制御情報は、自己ルーテ
ィング通話路４が３段構成であれば１段目用ＲＨい２段
目用ＲＨ，，３段目用ＲＨ，の３種あるから、検出回路
１１＝Ｉ、は当該自己ルーティングスイッサが第何段目
かにより該当する制御情報＋ＲＨを抽出する。

デコード回路ＤＥＣ１−ＤＥＣ，は入力された制御情報
が出力端１（ｉ−３）を示すものであれば、デマルチプ
レクサを操作して当該ＦＩＦＯメモリＦｉ、Ｉに情報を
送る。例えば、入力＃１の制御情報が出力端＃２を示す
ものであれば、デコード回路ＤＥＣ，はデマルチプレク
ザＤＭ工を操作して入力＃１をＦ２１に入力する。

制御回路ＤＳ１はＦＩＦＯメモリＦ１１〜Ｆ１３に情報
が入ると、セレクタＳＬ１を操作してセルを出力＃Ｊへ
送出する。他も同様である。

制御回路ＤＳよは例えばＦＩＦＯメモリＦｉ、、ｉから
のリクエスト信号Ｋｉ、ｊを常時走査しており、リクエ
スト信号Ｋｉｊが検出されると当該ＦＩＦＯメモリの内
容をセレクタＳＬｉを通して出力させるように動作する
。あるいはリクエスト信号Ｋｉｊは割込みとして制御回
路ＤＳ、に入力し、割込みが入ると制御回路ＤＳ、は当
該ＦＩＦＯメモリの内容をセレクタを通して出力させる
。

［発明が解決しようとする課題］ しかしながら、このような従来のＡＴＭ交換方式では、
入力線からのセルを複数の出力線へ分配する、いわゆる
放送形態の通信については考慮されていない。

本発明は、このような問題点を解決しよ′うとするもの
で、入力線からのセルを複数の出力線へ分配する、いわ
ゆる放送形態の通信を可能にした、ＡＴＭ交換方式を提
供することを目的とする。

［課題を解決するための手段］ 第１−図は本発明の原理ブロック図である。

第１図において、１−１．１−２．１−ｍは出力対応部
で、各出力対応部１．−１．１−２．　　・・１−ｍは
全ての入力線＃１〜＃ｎに接続されるとともに対応する
１つの出力線＃１．＃２．　　・・ｍに接続されている
。従って、出力対応部１−１゜１−−２．・・、１−ｍ
は出力線の数ｍだけ並列に設けられていることになる。

また、各出力対応部１−１．１−２．　　・・、１−ｍ
は、ゲート部ＣＤよ、〜ＣＤ、ｎ、ＣＤ、１〜ＣＩ）ｚ
ｎ＋　”　ｐ　ＣＤｍｓ〜ＣＤＩｌＩｎ＋バッファ部Ｆ
１１−ｗＦ、ｎ、　Ｆｚｘ〜Ｆｚｎ＋　　’　”　ｔ　
Ｆｌｕ〜ＦｌｌＩｎおよび出力制御部ＣＮＴｉ、ＣＮＴ
２．−−　、ＣＮＴ、Ａをそなえている。

ここで、ゲート部ＣＤｚ、〜ＣＤ＋、ｎ　＋　ＣＤｙ、
□〜ＣＤｚｎ＋　　”　＋　ＣＤ１１１１〜ＣＤＩｎは
入力線の数ｎだけそなえられ、各ゲート部ＣＤｉ、、１
（ｉ　＝　１〜ｍ。

ｊ＝１〜ｎ）は、対応する各入力線＃ｊに接続され、こ
の接続された人力線＃、ｊから入るセルのへラダー内の
識別子に基づき、この出力対応部１−ｊに接続された出
力線＃ｉヘセルを出力させるべきかどうかを判定し、出
力線＃ｉヘセルを出力する場合はセルを通過させ月つセ
ルの識別子を該出力線用のものに変更し、それ以外では
セルの通過を阻止するもので５これらのグーｌ一部ＣＤ
１ｊは入力線の数ｎだけ設けられている。

バッファ部Ｆｊ、Ｊはゲート部ＣＤ、Ｊからのセルを複
数一時的に記憶するもので、これらのバッファ部ＦＩＪ
はゲート部ｃＤＩＪの数ｍだけ設けられている。

出力制御部ＣＮ１４は、各バッファ部Ｆｉｊに記憶され
たセルをこの出力対応部１−ｊに接続された出力線＃ｉ
へ出力するもので、各出力制御部ＣＮＴｌは制御回路Ｄ
Ｓ、とセレクタＳＬ土とをそなえており、制御回路ＤＳ
、ｉによって、バッファ部Ｆｊｊにセルが入ると、セレ
クタＳＬ、が操作さ九て、セルが対応する出力線＃ｉへ
送出されるようになっている。

［作　用コ 例えば入力線＃１から入るセルを出力線＃］。

＃２へそれぞれ出したい場合を考える。

まず、各入力線＃１からのセルは各出力対応部］−−ｉ
の対応するグー１一部ＣＤ、Ｊへそれぞれ入力される。

この場合は、出力対応部１−１のゲート部ＣＤよ、およ
び出力対応部１−２のゲート部ＣＤ、１だけがセルを通
過させ、それ以外のゲート部はセルの通過を阻止する。

その後、ゲート部ＣＤ工□を通過したセルはバッファ部
Ｆ□、で一時的に記憶されたあと、出力制御部ＣＮＴ□
のセレクタＳＬｉを通じて出力線＃１へ出力されるとと
もに、ゲート部ＣＤ２□を通過したセルはバッファ部Ｆ
２□で一時的に記憶されたあと、出力制御部ＣＮＴ、の
セレクタＳＬ２を通じて出力線＃２へ出力される。そし
て、このとき、セルの識別子は各出力線用のものに変更
されている。

なお、任意の入力線から入るセルを任意の出力線へ出し
たい場合も、上記の場合とほぼ同様の要領でルーティン
グ制御が行なわれる。

［実施例］ 以下、図面を参照して本発明の詳細な説明する。

さて、本実施例においても、第３図に示すような例えば
３×３の単位スイッチ５ｌｊ（ｉ＝１．２゜３＋　Ｊ＝
１＋　２＋　３）を入線側、中間、出線側に各３個ずつ
配置し、それぞれの単位スイッチＳｉｊをリンクで接続
したものであるが、各単位スイッチの構成が第４図に示
す従来のものと異なる。

すなわち、各単位スイッチＳｉｊは、第２図に示すごと
く、３つの出力対応部１−１．１−２．１−３を有して
いる。ここで、各出力対応部１−１゜１−２．１−３は
、全ての入力線＃１〜＃３に接続されるとともに対応す
る１つの出力線＃１．＃２、＃３に接続されている。即
ち、各出力対応部１−１．１−２．１−３は並列的に設
けられていることになる。

また、各出力対応部１−１．１−２．１−３は、ゲート
部としてのセルドロッパーＣＤ□、〜ＣＤ□、。

ＣＤ２１〜ＣＤ２３．ＣＤ、、〜ＣＤ、、　、バッファ
部としてのＦＩＦＯメモリＦ□１〜Ｆ　１３Ｐ　Ｆ２１
〜Ｆ２．。

Ｆ、□〜Ｆ３３および出力制御部ＣＮＴ１．ＣＮＴ２゜
ＣＮＴ２をそなえている。

ここで、各出力対応部１−ｉにおけるセルドロッパー〇
Ｄ１１〜ＣＤよ□、ＣＤ、□〜ＣＤ２．．ＣＤ、１〜Ｃ
Ｄｏは、それぞれ入力線の数（３）だけそなえられ、各
セルドロッパーＣＤ１ｊ（ｉ＝１〜３．ｊ＝１〜３）は
、対応する各入力線＃ｊに接続され、この接続された入
力線＃ｊから入るセルの情報ＩＮＦ（情報フィールド）
に付加される情報識別子ＶＣＩに基づき、この出力対応
部１−ｉに接続された出力線＃ｉへ該セルを出力させる
べきかどうかを判定し、出力線＃ｉへ該セルを出力する
場合は該セルを通過させ且つセルの識別子ＶＣＩを該出
力線用のものＶＣＩ’に変更し、それ以外ではセルの通
過を阻止するものである。

なお、この例では、伝送路上を８ビット並列伝送される
ようになっている。

さらに、上記機能を発揮するために、上記のようにマル
チ接続された各セルドロッパー〇Ｄｉｊは、分離回路Ｄ
ＭＸｉｊ、遅延回路ＤＬｉｊ、ＶＣＩ変換テーブルＶＣ
Ｔｉｊ、多重化回路ＭＸｉｊをそなえている。

ここで、分離回路ＤＭＸｉｊは入力線＃ｊから入ってき
たセルの情報ＩＮＦと情報識別子ＶＣＩとを分離するも
ので、ＶＣＩ変換テーブルＶＣＴｉｊは入力線用の情報
識別子ＶＣＩに対応してイネーブルビット（以下、ＥＮ
ビットという）と出力線用の情報識別子ＶＣＩ’とを記
憶するものである。

また、遅延回路ＤＬｉｊは分離回路ＤＭＸｉｊで分離さ
れた情報ＩＮＦをＶＣＩ変換テーブルＶＣＴｉｊでの検
索相当時間だけ待たせておくもので、多重化回路ＭＸｉ
ｊは遅延回路ＤＬｉｊからの情報ＩＮＦとＶＣＩ変換テ
ーブルｖＣＴｉｊからの出力線用の情報識別子ＶＣＩ’
とを多重化するものであるが、この多重化回路ＭＸｉｊ
は、入力線用の情報識別子ＶＣＩに対応するＥＮビット
が立っている場合（「１」の場合）に作動するようにな
っている。

したがって、分離回路ＤＭＸｉｊで入力線＃ｊから入っ
てきたセルから情報ＩＮＦと情報識別子ＶＣＩとが分離
され、この情報識別子ＶＣＩをアドレスとして、ＶＣＩ
変換テーブルＶＣＴｉｊを検索し、該当するＥＮビット
と新しい情報識別子ｖＣ１′とを読み出す。子の後は、
この読みだされた出力線用の情報識別子ＶＣＴ’と遅延
回路ＤＬｉｊで遅延された情報ＩＮＦとを多重化回路Ｍ
　Ｘ、　ｉ　ｊで多重化することが行なわれる。このと
き、多重化回路ＭＸｉｊは、ＥＮＮピッ−が［］」テあ
れば、ＦＩ　ＦＯメ％すＦｊｊへ送り、Ｉ’Ｉ　Ｎビッ
トがｒＯＪ　であわ、ば、ＦｆｆＦＯメモリＦｉｊへ送
らない。

これにより、各セルドロッパーＣＤｉ、ｊは、出力対応
部】−−ｉに接続された出力線＃ｉヘセルを出力させる
べきかどうかを判定し、出力線＃ｉヘセルを出力する場
合はセルを３１Ｌ過させ且つセルの識別子ＶＣＩを該出
力線用のものＶＣＩ’に変更し、それ以外ではセルの通
過髪阻１］二することができるのである。

ＦＩＦＯメモリＦｊｊはセルドロッパーＣＪｊからのセ
ルを送られてきた順に順次一時的に記憶するもので、こ
れらのＦＩＦＯメモリＦ１ｊはセルドロッパーＣ０月の
数（３）だけ設けられている。

出力制御部ＣＮＴｉは、各ＦＩＦＯメモリＦｉｊの記憶
情報をこの出力対応部１−１に接続された出力線＃ｊへ
ＦＩＦＯメモリＦ］ｊに記憶されている順に順次出力す
るもので、各出力制御部ＣＮＴｉは制御回路ＤＳｉとセ
レクタＳＬｊとをそなえており、制御回路ＤＳｉによっ
て、ＦＩＦＯメモリＦｉｊにセルが入ると、セレクタＳ
Ｌｉが操作されて、セルが対応する出力＃ｉへ送出され
るようになっている。

なお、かかる制御回路］）　Ｓ　ＪやセレクタＳ　Ｌ　
、ｉの作用は、第４図に示したものと同じである。

」二連の構成により、例えば１段目の単位スイッチＳ□
１における入力線＃ｌから入るセルを一出力線＃２およ
び＃３へ出したい場合を考えると、まず、各入力線＃１
〜＃３からのセルは各出力対応部１−１〜１−３の対応
するセルドロッパーＣＤ、１〜ＣＤｉ、、　ＣＤ２１〜
ＣＤ２］、　ＣＤ、、〜ＣＤ、、へそれぞれ入力される
。

この場合は、出力対応部１．−２のセルドロッパーＣＤ
２□および出力対応部１−３のセルドロッパー〇Ｄ３１
．だけがセルを通過させ且つ情報識別子ＭＣＩを変更さ
せ、それ以外のセルドロッパーはセルの通過を阻止する
。

すなわち、セルドロッパーＣＤ７．では、入力線＃］−
から入ってきたセルから分離回路Ｄ　Ｍ　Ｘ、、で情報
識別子ＶＣＩを分離し、この情報識別子ＶＣ１をアドレ
スとしてＶＣＩ変換テーブルＶ　ＣＴ２．１を検索して
、ＥＮピッ１−と新しい情報識別子ＶＣ１′とを読み出
す。この場合、ＥＮピッ１−は「１」であるため、多重
化回路ＭＸ２□でセルに新しい情報識別子ＶＣＩ’が付
加されて、ＦＩＦＯメモリＦ２．へ送られる。

かかる動作はセルドロッパー〇Ｄｌｌｉにおいても同様
である。

なお、その他のセルドロッパーでは、７０丁変換テーブ
ルより読み出されるＥＮビットが「０」であるため、セ
ルはＦＩＦＯメモリへ送られず、これによりセルの通過
は阻止されるのである。

その後、セルドロッパー〇Ｄ２１を通過したセルは、Ｆ
ＩＦＯメモリＦ　２１で一時的に記憶されたあと、出力
制御部ＣＮＴ、のセレクタ５ｒ＝２を通じて出力線＃２
へ出力されるとともに、セルドロッパーＣＤ３１を通過
したセルは、ＦＩＦＯメモリＦ、１で一時的に記憶され
たあと、出力制御部ＣＮＴｌのセレクタＳＬ３を通じて
出力線＃３へ出力される。

なお、この単位スイッチｓ１ｉにおける任意の入力線か
ら入るセルを任意の複数の出力線へ出したい場合や、他
の１段目の単位スイッチＳ　１２＋　５ｉｌ１２段目の
単位スイッチＳ　ｚｘ〜Ｓ２３，３段目の単位スイッチ
３３１〜Ｓ　ｆｆ３における任意の入力線から入るセル
を任意の複数の出力線へ出したい場合でも、上記の場合
とほぼ同様の要領で実施可能であることはいうまでもな
い。

また、上記のような３×３の単位スイッヂ以列のｎｘｍ
の単位スイッチにも、本発明を適用できることはいうま
でもない。

［発明の効果コ 以上詳述したように５本発明のＡＴＭ交換方式によれば
、それぞれ全ての入力線に接続されるとともに対応する
］つの出力線に接続されゲート部。

バッファ部および出力制御部をそなえてなる出力対応部
が出力線の数だけ並列的に設けられていて、各出力対応
部でセルの識別子の変換が可能であるので、１対Ｎ（複
数）接続を容易に行なうことができ、これにより放送形
態での通信をＡＴＭ交換方式において実現できる利点が
ある。

ＤＳｉは制御回路。

ＦｉｊはＦＩＦＯメモリ（バッファ部）、ＭＸｉｊは多
重化回路、 ＳＬ工はセレクタ、 ＶＣＴｉｊはＶＣＩ変換テーブルである。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示すブロック図、第３図は
従来例を示すブロック図、 第４図は従来の単位スイッチの構成を示すブロック図で
ある。 図において、 １−ｉは出力対応部、 ｃＤｌｊはセルドロッパー（ゲート部）ＣＮＴＩは出力
制御部。 ＤＩ４ｊは遅延回路、 ＤＭＸｉｊは分離回路。 −Ｎ　＋つ 廿 慨−・ コ４ 寸０ψ トＣＤの Ｓ　ｉｊ−一一単イ立自巴ルーシングスイツナ単位スイ
・ソチのａ成を示Ｔブロック図纂４図

Claims (1)

1. 【特許請求の範囲】 セル多重された複数の入力線と複数の出力線とを有し、
   入力線から入る情報フィールドと識別子を含むヘッダー
   とからなるセルを呼設定フェーズで定められた出力線へ
   出力し、且つ、該識別子を出力線用のものに変更するＡ
   ＴＭ交換方式において、 それぞれ全ての入力線に接続されるとともに対応する１
   つの出力線に接続された出力対応部（１−ｉ）が出力線
   の数だけ並列に設けられて、 該各出力対応部（１−ｉ）が、 対応する各入力線に接続され、この接続された入力線か
   ら入る該セルのヘッダー内の識別子に基づき、この出力
   対応部（１−ｉ）に接続された出力線へ該セルを出力さ
   せるべきかどうかを判定し、該出力線へ該セルを出力す
   る場合は該セルを通過させ且つ該セルの識別子を該出力
   線用のものに変更し、それ以外では該セルの通過を阻止
   するゲート部（ＣＤ＿ｉ＿ｊ）を入力線の数だけそなえ
   るとともに、該各ゲート部（ＣＤ＿ｉ＿ｊ）からのセル
   を複数一時的に記憶するバッファ部（Ｆ＿ｉ＿ｊ）を該
   ゲート部（ＣＤ＿ｉ＿ｊ）に対応してそれぞれそなえ、 且つ、該各バッファ部（Ｆ＿ｉ＿ｊ）に記憶されたセル
   をこの出力対応部（１−ｉ）に接続された出力線へ出力
   する出力制御部（ＣＮＴ＿ｉ）をそなえて構成され、入
   力線からのセルを複数の出力線へ分配し、且つ、分配さ
   れたセルが各々異なる識別子を有することができるよう
   に構成されていることを 特徴とする、ＡＴＭ交換方式。