JPH02163794A - 同期信号判別装置 - Google Patents
同期信号判別装置Info
- Publication number
- JPH02163794A JPH02163794A JP63320038A JP32003888A JPH02163794A JP H02163794 A JPH02163794 A JP H02163794A JP 63320038 A JP63320038 A JP 63320038A JP 32003888 A JP32003888 A JP 32003888A JP H02163794 A JPH02163794 A JP H02163794A
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- JP
- Japan
- Prior art keywords
- gate
- signal
- time
- synchronization signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、ＣＲＴ等を用いたデイスプレィモニタ等に
用いられる同期信号判別装置に関するものである。
用いられる同期信号判別装置に関するものである。
第２図は従来の同期信号判別装置を示すブロック図であ
り、図において、１は入力端子、２は入力端子１から入
力される第１の同期信号で、この従来例では、パソコン
等の信号の場合における、緑の色信号から同期分離され
た負極性のパルスから成る水平同期信号２であるものと
する。３は入力端子、４は入力端子３から入力される第
２の同期信号で、この従来例では、外部入力される正極
性のパルスから成る水平同期信号４であるものとする。 ５は水平同期信号４の立上りでトリガされる単安定マル
チバイブレーク、６は単安定マルチバイブレーク５の出
力パルス、７は水平同期信号２と上記出力パルス６とが
加えられるゲート回路で、この従来例ではノアゲート７
が用いられている。８はノアゲート７の出力パルス、９
は出力パルス８と水平同期信号４とが加えられるオアゲ
ート、１０はオアゲート９の出力パルス、１１は出力パ
ルス１０を取り出す出力端子である。 次に動作について説明する。パソコン等の信号の場合、
緑の色信号から同期分離された水平同期信号２が入力さ
れる場合は、水平同期信号４は入力されず、逆に水平同
期信号４が入力される場合は、水平同期信号２は入力さ
れない、従って、何れの水平同期信号が入力されても、
それを精度良く判別する必要がある。 水平同期信号２が入力される場合は、単安定マルチバイ
ブレータ５からノアゲート７に加えられる出力は「Ｌ」
（低レベル）となっている。従って、入力端子ｌから
人力された水平同期信号２は、ノアゲート７で反転され
て正極性の出力パルス８となり、この出力パルス８はオ
アゲート９を通じテ出力パルス１０となって出力端子１
】から出力される。 水平同期信号４が入力される場合は、この水平同期信号
４の立上りで単安定マルチバイブレーク５がトリガされ
る。これにより、この単安定マルチバイブレーク５に接
続された抵抗とコンデンサ（図示せず）により定められ
る時定数に応じたパルス幅を有する出力パルス６が得ら
れ、ノアゲート７に加えられる。従って、入力端子１を
通じて前段の同期分離回路（図示せず）から加えられる
ノイズ等の信号番、よノアゲート７で阻止される。そし
て水平同期信号４はオアゲート９を通じて出力パルス１
０として出力端子１１に出力される。以上により、水平
同期信号２又は４を精度良く判別することができる。
り、図において、１は入力端子、２は入力端子１から入
力される第１の同期信号で、この従来例では、パソコン
等の信号の場合における、緑の色信号から同期分離され
た負極性のパルスから成る水平同期信号２であるものと
する。３は入力端子、４は入力端子３から入力される第
２の同期信号で、この従来例では、外部入力される正極
性のパルスから成る水平同期信号４であるものとする。 ５は水平同期信号４の立上りでトリガされる単安定マル
チバイブレーク、６は単安定マルチバイブレーク５の出
力パルス、７は水平同期信号２と上記出力パルス６とが
加えられるゲート回路で、この従来例ではノアゲート７
が用いられている。８はノアゲート７の出力パルス、９
は出力パルス８と水平同期信号４とが加えられるオアゲ
ート、１０はオアゲート９の出力パルス、１１は出力パ
ルス１０を取り出す出力端子である。 次に動作について説明する。パソコン等の信号の場合、
緑の色信号から同期分離された水平同期信号２が入力さ
れる場合は、水平同期信号４は入力されず、逆に水平同
期信号４が入力される場合は、水平同期信号２は入力さ
れない、従って、何れの水平同期信号が入力されても、
それを精度良く判別する必要がある。 水平同期信号２が入力される場合は、単安定マルチバイ
ブレータ５からノアゲート７に加えられる出力は「Ｌ」
（低レベル）となっている。従って、入力端子ｌから
人力された水平同期信号２は、ノアゲート７で反転され
て正極性の出力パルス８となり、この出力パルス８はオ
アゲート９を通じテ出力パルス１０となって出力端子１
】から出力される。 水平同期信号４が入力される場合は、この水平同期信号
４の立上りで単安定マルチバイブレーク５がトリガされ
る。これにより、この単安定マルチバイブレーク５に接
続された抵抗とコンデンサ（図示せず）により定められ
る時定数に応じたパルス幅を有する出力パルス６が得ら
れ、ノアゲート７に加えられる。従って、入力端子１を
通じて前段の同期分離回路（図示せず）から加えられる
ノイズ等の信号番、よノアゲート７で阻止される。そし
て水平同期信号４はオアゲート９を通じて出力パルス１
０として出力端子１１に出力される。以上により、水平
同期信号２又は４を精度良く判別することができる。
従来の同期信号判別装置は以上のように構成されている
ので、単安定マルチバイブレーク５に外付けされる抵抗
とコンデンサとの時定数により、分離回路からの信号を
阻止する時間を決定しているため、上記時間を変更する
場合は、外付けの抵抗及びコンデンサを取りかえなけれ
ばならず、また、抵抗及びコンデンサのバラツキにより
、上記時間にバラツキが生じるなどの課題があった。 この発明は、上記のような課題を解消するためになされ
たもので、部品変換をしなくても時間変更ができ、また
部品のバラツキによる時間のバラツキをなくすことがで
きる同期信号判別装置を得ることを目的とする。
ので、単安定マルチバイブレーク５に外付けされる抵抗
とコンデンサとの時定数により、分離回路からの信号を
阻止する時間を決定しているため、上記時間を変更する
場合は、外付けの抵抗及びコンデンサを取りかえなけれ
ばならず、また、抵抗及びコンデンサのバラツキにより
、上記時間にバラツキが生じるなどの課題があった。 この発明は、上記のような課題を解消するためになされ
たもので、部品変換をしなくても時間変更ができ、また
部品のバラツキによる時間のバラツキをなくすことがで
きる同期信号判別装置を得ることを目的とする。
この発明に係る同期信号判別装置は、第２の同期信号で
リセットされるカウンタを含む論理回路を使用すること
により、同期信号判別を行うようにしたものである。
リセットされるカウンタを含む論理回路を使用すること
により、同期信号判別を行うようにしたものである。
この発明における同期信号判別装置は、論理回路を使用
することにより、簡単に同期信号の判別が行われると共
に、カウンタに供給されるクロックパルスの周波数に応
じて上記時間が変更される。
することにより、簡単に同期信号の判別が行われると共
に、カウンタに供給されるクロックパルスの周波数に応
じて上記時間が変更される。
【実施例Ｊ
以下、この発明の一実施例を図について説明する。第１
図においては、第２図と対応する部分には同一符号を付
して説明を省略する。１２はクロック入力端子、ＣＬＫ
はクロック入力端子１２から入力されるクロックパルス
、１３はクロックパルスＣＬＫをカウントすると共に、
水平同期信号４でリセットされるカウンタ、１４はカウ
ンタＩ３の所定の３ビットの出力が加えられるナントゲ
ート、１５はナントゲート１４の出力で水平同期信号４
をラッチするＤ型のフリップフロップ、１６はフリップ
フロップ１５の出力パルスで、ノアゲート７に加えられ
る。なお、カウンタ１３、ナントゲート１４及びフリッ
プフロップ１５により論理回路が構成される。 次に動作について説明する。水平同期信号４が入力され
る場合は、カウンタ１３は水平同期信号４が加えられる
とリセットされて、その出力が「Ｌ」になり、従ってナ
ントゲートＩ４の出力が「ＨＪ （高レベル）になる
。これによってフリップフロップＩ５は「ＨＪの水平同
期信号４をラッチして、その出力パルス１６が「■１」
となる。従って、ノアゲート７は同期分離回路からの信
号を阻止する。また、水平同期信号４はオアゲート９を
通じて出力パルス１０として出力端子１１より出力され
る。 水平同期信号２が入力される場合は、カウンタＩ３はク
ロックパルスＣＬＫをカウントする。カウント値が所定
の値になるとナントゲート１４の出力が「し」となって
フリップフロップ１５はリセットされ、その出力が「Ｌ
」となる、従って、水平同期信号２がノアゲート７を通
じて反転され、さらにオアゲート９を通じて出力パルス
１０として出力端子１１より出力される。 以上の動作において、水平同期信号４が入力される場合
、ノアゲート７において、同期分離回路からの信号を阻
止する時間は、フリップフロップ１５の出力パルス１６
のパルス幅に応じた時間となる。この時間は、クロック
パルスＣＬＫの周波数を変えることにより、変化させる
ことが可能となる。 【発明の効果】 以上のように、この発明によれば、第２の同期信号でリ
セットされるカウンタを含む論理回路を用いたディジタ
ル制御により、同期信号を自動判別できるように構成し
たので、部品の交換による時間調整や、部品バラツキを
考慮しなくてもよくなり、また、従来のゲートアレイ製
作の工程では、単安定マルチバイブレークを使用すると
いう条件付であったが、この条件がなくなり、より精度
の高いものが得られる効果がある。
図においては、第２図と対応する部分には同一符号を付
して説明を省略する。１２はクロック入力端子、ＣＬＫ
はクロック入力端子１２から入力されるクロックパルス
、１３はクロックパルスＣＬＫをカウントすると共に、
水平同期信号４でリセットされるカウンタ、１４はカウ
ンタＩ３の所定の３ビットの出力が加えられるナントゲ
ート、１５はナントゲート１４の出力で水平同期信号４
をラッチするＤ型のフリップフロップ、１６はフリップ
フロップ１５の出力パルスで、ノアゲート７に加えられ
る。なお、カウンタ１３、ナントゲート１４及びフリッ
プフロップ１５により論理回路が構成される。 次に動作について説明する。水平同期信号４が入力され
る場合は、カウンタ１３は水平同期信号４が加えられる
とリセットされて、その出力が「Ｌ」になり、従ってナ
ントゲートＩ４の出力が「ＨＪ （高レベル）になる
。これによってフリップフロップＩ５は「ＨＪの水平同
期信号４をラッチして、その出力パルス１６が「■１」
となる。従って、ノアゲート７は同期分離回路からの信
号を阻止する。また、水平同期信号４はオアゲート９を
通じて出力パルス１０として出力端子１１より出力され
る。 水平同期信号２が入力される場合は、カウンタＩ３はク
ロックパルスＣＬＫをカウントする。カウント値が所定
の値になるとナントゲート１４の出力が「し」となって
フリップフロップ１５はリセットされ、その出力が「Ｌ
」となる、従って、水平同期信号２がノアゲート７を通
じて反転され、さらにオアゲート９を通じて出力パルス
１０として出力端子１１より出力される。 以上の動作において、水平同期信号４が入力される場合
、ノアゲート７において、同期分離回路からの信号を阻
止する時間は、フリップフロップ１５の出力パルス１６
のパルス幅に応じた時間となる。この時間は、クロック
パルスＣＬＫの周波数を変えることにより、変化させる
ことが可能となる。 【発明の効果】 以上のように、この発明によれば、第２の同期信号でリ
セットされるカウンタを含む論理回路を用いたディジタ
ル制御により、同期信号を自動判別できるように構成し
たので、部品の交換による時間調整や、部品バラツキを
考慮しなくてもよくなり、また、従来のゲートアレイ製
作の工程では、単安定マルチバイブレークを使用すると
いう条件付であったが、この条件がなくなり、より精度
の高いものが得られる効果がある。
第１図はこの発明の一実施例による同期信号判別装置を
示すブロック図、第２図は従来の同期信号判別装置を示
すブロック図である。 ２．４は水平同期信号、７はノアゲート、９はオアゲー
ト、１３はカウンタ、１４はナントゲート、１５はＤ型
フリップフロップ、ＣＬＫはクロックパルス。 なお、図中、同一符号は同一、又は相当部分を示す。 （外２名）
示すブロック図、第２図は従来の同期信号判別装置を示
すブロック図である。 ２．４は水平同期信号、７はノアゲート、９はオアゲー
ト、１３はカウンタ、１４はナントゲート、１５はＤ型
フリップフロップ、ＣＬＫはクロックパルス。 なお、図中、同一符号は同一、又は相当部分を示す。 （外２名）
Claims (1)
- 第１の同期信号が加えられるゲート回路と、クロックパ
ルスをカウントすると共に第２の同期信号でリセットさ
れるカウンタを含み上記クロックパルスの周波数に応じ
た時間幅を有する出力が得られるように構成され且つ上
記出力が上記ゲート回路に加えられるように成された論
理回路と、上記ゲート回路の出力と上記第２の同期信号
とが加えられるオアゲートとを備えた同期信号判別装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63320038A JPH02163794A (ja) | 1988-12-19 | 1988-12-19 | 同期信号判別装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63320038A JPH02163794A (ja) | 1988-12-19 | 1988-12-19 | 同期信号判別装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02163794A true JPH02163794A (ja) | 1990-06-25 |
Family
ID=18117052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63320038A Pending JPH02163794A (ja) | 1988-12-19 | 1988-12-19 | 同期信号判別装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02163794A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270696A (en) * | 1991-03-29 | 1993-12-14 | Oki Electric Industry Co., Ltd. | LCD driver circuit |
-
1988
- 1988-12-19 JP JP63320038A patent/JPH02163794A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270696A (en) * | 1991-03-29 | 1993-12-14 | Oki Electric Industry Co., Ltd. | LCD driver circuit |
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