JPH02163860A - データ転送装置 - Google Patents
データ転送装置Info
- Publication number
- JPH02163860A JPH02163860A JP31842888A JP31842888A JPH02163860A JP H02163860 A JPH02163860 A JP H02163860A JP 31842888 A JP31842888 A JP 31842888A JP 31842888 A JP31842888 A JP 31842888A JP H02163860 A JPH02163860 A JP H02163860A
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- Japan
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- memory
- memory access
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 239000000872 buffer Substances 0.000 claims abstract description 46
- 230000010365 information processing Effects 0.000 description 2
- LELQZCNRZHLYFG-ZDVGBALWSA-N [(4e,7e)-trideca-4,7-dienyl] acetate Chemical compound CCCCC\C=C\C\C=C\CCCOC(C)=O LELQZCNRZHLYFG-ZDVGBALWSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理システムのデータ転送装置に関する。
従来、この種のデータ転送装置は、メモリアクセスに用
いる複数のメモリアクセスフラグを有し、メモリアクセ
スの各々が１本のチャネルに１コ固有に専用されている
。又、第２図Ａに示す如く、メモリアクセスに際して１
本のチャネルのメモリアクセスタイムスロットが１周期
専有されている。
いる複数のメモリアクセスフラグを有し、メモリアクセ
スの各々が１本のチャネルに１コ固有に専用されている
。又、第２図Ａに示す如く、メモリアクセスに際して１
本のチャネルのメモリアクセスタイムスロットが１周期
専有されている。
従って、メモリアクセスは一定の周期で、特定のデータ
長、例えば４マシンサイクル、すなわち４チヤネルに１
マシンサイクルずつ８バイトのデータをメモリ装置と間
で送受するように構成されていた。また、メモリアクセ
ス用バッファも、高々メモリアクセス１回分、たとえば
８バイト分用、！されているにすぎない。
長、例えば４マシンサイクル、すなわち４チヤネルに１
マシンサイクルずつ８バイトのデータをメモリ装置と間
で送受するように構成されていた。また、メモリアクセ
ス用バッファも、高々メモリアクセス１回分、たとえば
８バイト分用、！されているにすぎない。
このようなデータ転送装置においては、１本のチャネル
のメモリア、クセス性能の上限値は決まっており、一般
的にはメモリアクセス性能が高く入出力装置の転送速度
を下回ることはないと考えられてきた。
のメモリア、クセス性能の上限値は決まっており、一般
的にはメモリアクセス性能が高く入出力装置の転送速度
を下回ることはないと考えられてきた。
しかしながら、半導体ディスク等の入出力装置の出現と
本体系装置と周辺系装置との世代が一致しないことなど
から、メモリアクセス性能を上まイっる転送速度の入出
力装置を接続する必要が出て来ている。
本体系装置と周辺系装置との世代が一致しないことなど
から、メモリアクセス性能を上まイっる転送速度の入出
力装置を接続する必要が出て来ている。
このような場合、入出力装置のデータレコードの一ブロ
ックをバッファするローカルメモリ装置等のアダプタを
介し入出力装置とデータ転送装置との間のスピードマツ
チングを行っている。しかしながら、これは金物量の増
大を招き、ローカルメモリ装置のアクセス時間分、１１
０時間の遅れを１？い、せっかくの高性能の入出力装置
を効率よく使用できないという欠点がある。
ックをバッファするローカルメモリ装置等のアダプタを
介し入出力装置とデータ転送装置との間のスピードマツ
チングを行っている。しかしながら、これは金物量の増
大を招き、ローカルメモリ装置のアクセス時間分、１１
０時間の遅れを１？い、せっかくの高性能の入出力装置
を効率よく使用できないという欠点がある。
本発明によれば、各々が入出力装置に接続され、チャネ
ル番号の割付けられた複数のチャネルと、呂チャネル単
位にメモリ装置へのメモリアクセスを管理する複数のメ
モリリクエストフラグと、前記メモリ装置へメモリアク
セスするために使用され、前記チャネル対応に設けられ
た複数のメモリアクセス用バッファとを有し、前記メモ
リ装置と前記入出力装置とのデータ転送を行うデータ転
送装置に於て、 前記メモリ装置と前記メモリアクセス用バッファとの間
のアクセス回数を計数するメモリ側バッファポインタと
、 前記チャネルと前記メモリアクセス用バッファとの間の
アクセス回数を計数するチャネル側バッファポインタと
、 前記メモリ側バッファポインタの内容と前記チャネル側
バッファポインタの内容との差分を演算し、該差分を表
す差信号を出力する演算回路と、前記差信号が予め定め
られた値を越えたときに前記各メモリリクエストフラグ
と前記前記チャネル番号との対応関係を変化させる変更
手段とを有し、前記差信号が前記予め定められた値を越
えたときに、メモ、リリクエストフラグを世数割付け、
メモリアクセスを多重にすることを特徴５５するデータ
転送装置が得られる。
ル番号の割付けられた複数のチャネルと、呂チャネル単
位にメモリ装置へのメモリアクセスを管理する複数のメ
モリリクエストフラグと、前記メモリ装置へメモリアク
セスするために使用され、前記チャネル対応に設けられ
た複数のメモリアクセス用バッファとを有し、前記メモ
リ装置と前記入出力装置とのデータ転送を行うデータ転
送装置に於て、 前記メモリ装置と前記メモリアクセス用バッファとの間
のアクセス回数を計数するメモリ側バッファポインタと
、 前記チャネルと前記メモリアクセス用バッファとの間の
アクセス回数を計数するチャネル側バッファポインタと
、 前記メモリ側バッファポインタの内容と前記チャネル側
バッファポインタの内容との差分を演算し、該差分を表
す差信号を出力する演算回路と、前記差信号が予め定め
られた値を越えたときに前記各メモリリクエストフラグ
と前記前記チャネル番号との対応関係を変化させる変更
手段とを有し、前記差信号が前記予め定められた値を越
えたときに、メモ、リリクエストフラグを世数割付け、
メモリアクセスを多重にすることを特徴５５するデータ
転送装置が得られる。
また、本発明によれば、各々が入出力装置に接続され、
チャネル番号の割付けられた複数のチャネルと、各チャ
ネル単位にメモリ装置へのメモリアクセスタイムスロッ
トを管理する複数のメモリアクセススロットフリップフ
ロップと、前記メモリ装置へメモリアクセスするために
使用され、前記チャネル対応に設けられた複数のメモリ
アクセス用バッファとをＨし、前記メモリ装置と前記入
出力装置とのデータ転送を行うデータ転送装置に於て、 前記メモリ装置と前記メモリアクセス用バッファとの間
のアクセス回数を計数するメモリ側バッファポインタと
、 前記チャネルと前記メモリアクセス用バッファとの間の
アクセス回数を計数するチャネル側バッファポインタと
、 前記メモリ側バッファポインタの内容と前記チャネル側
バッファポインタの内容との差分を演算し、該差分を表
す差信号を出力するａＷ−回路と、前記差信号が予め定
められた値を越えたときにメモリアクセスのタイミング
を変化させる手段とを６″し、前記差信号が前記予め定
められた値を越えたときに、メモリアクセス時間スロッ
トを多重化することを特徴とするデータ転送装置が得ら
れる。
チャネル番号の割付けられた複数のチャネルと、各チャ
ネル単位にメモリ装置へのメモリアクセスタイムスロッ
トを管理する複数のメモリアクセススロットフリップフ
ロップと、前記メモリ装置へメモリアクセスするために
使用され、前記チャネル対応に設けられた複数のメモリ
アクセス用バッファとをＨし、前記メモリ装置と前記入
出力装置とのデータ転送を行うデータ転送装置に於て、 前記メモリ装置と前記メモリアクセス用バッファとの間
のアクセス回数を計数するメモリ側バッファポインタと
、 前記チャネルと前記メモリアクセス用バッファとの間の
アクセス回数を計数するチャネル側バッファポインタと
、 前記メモリ側バッファポインタの内容と前記チャネル側
バッファポインタの内容との差分を演算し、該差分を表
す差信号を出力するａＷ−回路と、前記差信号が予め定
められた値を越えたときにメモリアクセスのタイミング
を変化させる手段とを６″し、前記差信号が前記予め定
められた値を越えたときに、メモリアクセス時間スロッ
トを多重化することを特徴とするデータ転送装置が得ら
れる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図を参照すると、本発明の第１の実施例によるデー
タ転送装置１は、入出力装置ｔ！３１〜３ｎにそれぞれ
接続ライン５０１〜５０ｎを介して接続され、チャネル
番号の割当てられたチャネル１１１〜１、 ｎとチャネ
ル単位にメモリ装置２へのメモリアクセスを管理するた
めのメモリリクエストフラグ（ＭＲＦ）１３１〜１３ｎ
と、メモリ装置２ヘメモリアクセスするために使用され
、チャネル対応に設けられた複数のメモリアクセス用バ
ッファ１２１〜１−２ｎ （４ＷＸ８Ｂ）と、メモノ装
置２とバッファ１２１〜、２ ｎとの間のアクセス回数
を計数するメモリ側ノ５ツファポインタ（ＰＴＭ）１６
と、チャネル１１１〜、１ ｎとバッファ１２１〜１２
ｎとの間のアクセス回数を計数するチャネル側バッファ
ポインタ（ＰＴＨ）１５と、メモリ側バッファポインタ
１６の内容とチャネル側バッファポインタ１５の内容と
の差分を演算し、この差分を表す差信号を出力する演算
回路（ＤＥＬＴ）１７と、差信号が予め定められた値を
越えたときに各メモリリクエストフラグとチャネル番号
との対応関係を変化させるメモリリクエスト制御回路１
４とを備えており、入出力装置３１〜３ｎとメモリ装置
！２との間でデータ転送を行なう。
タ転送装置１は、入出力装置ｔ！３１〜３ｎにそれぞれ
接続ライン５０１〜５０ｎを介して接続され、チャネル
番号の割当てられたチャネル１１１〜１、 ｎとチャネ
ル単位にメモリ装置２へのメモリアクセスを管理するた
めのメモリリクエストフラグ（ＭＲＦ）１３１〜１３ｎ
と、メモリ装置２ヘメモリアクセスするために使用され
、チャネル対応に設けられた複数のメモリアクセス用バ
ッファ１２１〜１−２ｎ （４ＷＸ８Ｂ）と、メモノ装
置２とバッファ１２１〜、２ ｎとの間のアクセス回数
を計数するメモリ側ノ５ツファポインタ（ＰＴＭ）１６
と、チャネル１１１〜、１ ｎとバッファ１２１〜１２
ｎとの間のアクセス回数を計数するチャネル側バッファ
ポインタ（ＰＴＨ）１５と、メモリ側バッファポインタ
１６の内容とチャネル側バッファポインタ１５の内容と
の差分を演算し、この差分を表す差信号を出力する演算
回路（ＤＥＬＴ）１７と、差信号が予め定められた値を
越えたときに各メモリリクエストフラグとチャネル番号
との対応関係を変化させるメモリリクエスト制御回路１
４とを備えており、入出力装置３１〜３ｎとメモリ装置
！２との間でデータ転送を行なう。
入出力装置３２に入出力命令の起動がかかり、データの
転送を行う場合、まず各ポインタＰ Ｔ Ｍ１６、Ｐ
Ｔ Ｈ１，５はリセットされ、ＤＥＬＴ１７の出力は１
″である。
転送を行う場合、まず各ポインタＰ Ｔ Ｍ１６、Ｐ
Ｔ Ｈ１，５はリセットされ、ＤＥＬＴ１７の出力は１
″である。
ここで、チャネル１１２からデータがバッファ】２２に
８バイト転送されて来た時に、ＰＴＨ１５を＋１とする
と、入力動作であるのでＤＥＬＴ１７の出力はＰＴＨ−
ＰＴＭであるので“１″となる。制御回路１４は、メモ
リリクエストフラグ１３２を点灯し、上記８バイトデー
タをメモリ装置２へ格納するメモリアクセスを開始する
。このメモリリクエストの終了条件がメモリ装置より返
却されると、ＰＴＭ１６を＋１し、ＤＥＬＴ１７の出力
はまた０１に戻る。
８バイト転送されて来た時に、ＰＴＨ１５を＋１とする
と、入力動作であるのでＤＥＬＴ１７の出力はＰＴＨ−
ＰＴＭであるので“１″となる。制御回路１４は、メモ
リリクエストフラグ１３２を点灯し、上記８バイトデー
タをメモリ装置２へ格納するメモリアクセスを開始する
。このメモリリクエストの終了条件がメモリ装置より返
却されると、ＰＴＭ１６を＋１し、ＤＥＬＴ１７の出力
はまた０１に戻る。
入出力装置３２から次のデータ８バイトが転送されてＰ
ＴＨ１５を＋１し、ＰＴＨ１５が“２″になり、メモリ
リクエストフラグ１３２−“１２のメモリアクセス中に
、もう−度８バイトのデータがチャネルよりバッファ１
２２にとりこまれると、ＰＴＨ−３，ＰＴＭ−１により
、ＤＥＬＴ−２となる。制御回路１４は、ＤＥＬＴ−２
の出力により、メモリアクセスより、入出力装置３２の
転送速度が早いことを知って、メモリリクエストフラグ
で使用されていないチャネル番号に対応するメモリリク
エストフラグ、例えばメモリリクエストフラグ１３〕を
、チャネル１１２に割付け、メモリアクセスを開始する
。
ＴＨ１５を＋１し、ＰＴＨ１５が“２″になり、メモリ
リクエストフラグ１３２−“１２のメモリアクセス中に
、もう−度８バイトのデータがチャネルよりバッファ１
２２にとりこまれると、ＰＴＨ−３，ＰＴＭ−１により
、ＤＥＬＴ−２となる。制御回路１４は、ＤＥＬＴ−２
の出力により、メモリアクセスより、入出力装置３２の
転送速度が早いことを知って、メモリリクエストフラグ
で使用されていないチャネル番号に対応するメモリリク
エストフラグ、例えばメモリリクエストフラグ１３〕を
、チャネル１１２に割付け、メモリアクセスを開始する
。
このようにして、メモリアクセスが遅い場合、バッファ
１３２に貯えられる分だけ、すなわち本実施例では４ワ
一ド分のバッファがあるので、ＰＴＩ（とＰＴＭの差、
すなわちＤＥＬＴ−４までメモリリクエストを多重に送
出することか出来る。
１３２に貯えられる分だけ、すなわち本実施例では４ワ
一ド分のバッファがあるので、ＰＴＩ（とＰＴＭの差、
すなわちＤＥＬＴ−４までメモリリクエストを多重に送
出することか出来る。
いずれメモリリクエスト終了条件が返却されると、ＤＥ
ＬＴは順次減少し、入出力装置の転送速度によって、多
様なメモリアクセスが可能である。
ＬＴは順次減少し、入出力装置の転送速度によって、多
様なメモリアクセスが可能である。
なお上記説明は入力動作であるが、出力動作においては
、ＤＥＬＴの出力をＰＴＭ−ＰＴＨとすることにより、
まったく同じように動作可能である。
、ＤＥＬＴの出力をＰＴＭ−ＰＴＨとすることにより、
まったく同じように動作可能である。
本発明の第２の実施例は、メモリリクエスト制御回路１
４の代わりに、差信号が予め定められた値を越えたとき
にメモリアクセスのタイミングを変化させるメモリリク
エストタイミング制御回路を用い、メモリリクエストフ
ラグ１３１〜１３ｎの代わりにメモリアクセススロット
フリップフロップを用いたことを除いて、上述した第１
の実施例と同様の構成を有する。
４の代わりに、差信号が予め定められた値を越えたとき
にメモリアクセスのタイミングを変化させるメモリリク
エストタイミング制御回路を用い、メモリリクエストフ
ラグ１３１〜１３ｎの代わりにメモリアクセススロット
フリップフロップを用いたことを除いて、上述した第１
の実施例と同様の構成を有する。
第２図Ｂは、第２の実施例のメモリアクセスのタイムチ
ャートであり、通常４Ｔサイクルでチャネル（ＣＨＯ−
ＣＨ３）のメモリアクセスが時分割で送出され、４Ｔサ
イクルでリプライが返却されることを示している。
ャートであり、通常４Ｔサイクルでチャネル（ＣＨＯ−
ＣＨ３）のメモリアクセスが時分割で送出され、４Ｔサ
イクルでリプライが返却されることを示している。
入出力命令により入出力装置３１が起動されると、ＰＴ
Ｍ１６及びＰＴＨ１５はリセットされ、ＤＥＬＴ１７は
“Ｏ゛となる。人力動作の場合、Ｄ Ｅ Ｌ’Ｔ −Ｐ
Ｔ Ｈ−Ｐ Ｔ Ｍとなるので、チャネル１１１より
８Ｂのデータがバッファ１２１に転送された時点で、Ｐ
ＴＨ−１となり、ＤＥＬＴ−１となる。この時、ＭＲＦ
１３１が“１“であれば、メモリアクセス可能なので、
メモリアクセスされ、次のサイクルでＰＴＭが＋１され
、Ｄ Ｅ Ｌ Ｔ −０に戻る。入出力装置３１の転送
速度が早く、チャネル１１１より次の８Ｂのデータが、
第２図Ｂに示すように連続でくると、ＤＥＬＴ−２のケ
ースが出てくる。
Ｍ１６及びＰＴＨ１５はリセットされ、ＤＥＬＴ１７は
“Ｏ゛となる。人力動作の場合、Ｄ Ｅ Ｌ’Ｔ −Ｐ
Ｔ Ｈ−Ｐ Ｔ Ｍとなるので、チャネル１１１より
８Ｂのデータがバッファ１２１に転送された時点で、Ｐ
ＴＨ−１となり、ＤＥＬＴ−１となる。この時、ＭＲＦ
１３１が“１“であれば、メモリアクセス可能なので、
メモリアクセスされ、次のサイクルでＰＴＭが＋１され
、Ｄ Ｅ Ｌ Ｔ −０に戻る。入出力装置３１の転送
速度が早く、チャネル１１１より次の８Ｂのデータが、
第２図Ｂに示すように連続でくると、ＤＥＬＴ−２のケ
ースが出てくる。
この時、タイミン、グ制御回路１４は、ＭＲＦ１３１を
２Ｔ間連続にっけ、次にくるべきＣＨＩ（ＭＲＦＩ）の
メモリアクセススロットをスキップする。従って、２丁
連続でチャネル１１１（ＣＨＯ）のメモリアクセスがサ
ービスされるため、ＰＴＭ１６も連続して＋１され、Ｄ
ＥＬＴ−０に戻る。
２Ｔ間連続にっけ、次にくるべきＣＨＩ（ＭＲＦＩ）の
メモリアクセススロットをスキップする。従って、２丁
連続でチャネル１１１（ＣＨＯ）のメモリアクセスがサ
ービスされるため、ＰＴＭ１６も連続して＋１され、Ｄ
ＥＬＴ−０に戻る。
このようにして、高速にメモリアクセスが必要なチャネ
ルに対してのサービスを時分割的に多重して行くため、
ここでは最大４Ｗバッファ分、すなわちＤＥＬＴ−４に
なるまで一つのチャネルのサービスをすることが可能と
なる。
ルに対してのサービスを時分割的に多重して行くため、
ここでは最大４Ｗバッファ分、すなわちＤＥＬＴ−４に
なるまで一つのチャネルのサービスをすることが可能と
なる。
上記はすべて人力動作であるが、出力動作の場合も、Ｄ
ＥＬＴ−ＰＴＭ−ＰＴＨとし、ＰＴＭの更新タイミング
がリプライ時になるのみで、まったく同一の動作ができ
る。
ＥＬＴ−ＰＴＭ−ＰＴＨとし、ＰＴＭの更新タイミング
がリプライ時になるのみで、まったく同一の動作ができ
る。
以」二説明したように本発明は、メモリリクエストフラ
グのチャネル番号対応を変化し、バッファ上のデータカ
ウントにより、メモリリクエストを多重に送出すること
により、転送速度に対するフレキシビリティ−を高め、
効率のよいデータ転送装置を提Ｏ（できる。又、本発明
によれば、チャネルχ・１応に時分割でメモリアクセス
を行うデータ転送装置において、メモリアクセスバッフ
ァカウントを使って、チャネル対応のメモリアクセスタ
イムスロットを多重に出すことにより、高速で効率のよ
いデータ転送装置を提供できる。
グのチャネル番号対応を変化し、バッファ上のデータカ
ウントにより、メモリリクエストを多重に送出すること
により、転送速度に対するフレキシビリティ−を高め、
効率のよいデータ転送装置を提Ｏ（できる。又、本発明
によれば、チャネルχ・１応に時分割でメモリアクセス
を行うデータ転送装置において、メモリアクセスバッフ
ァカウントを使って、チャネル対応のメモリアクセスタ
イムスロットを多重に出すことにより、高速で効率のよ
いデータ転送装置を提供できる。
第１図は本発明の第１の実施例によるデータ転送装置を
含む情報処理システムの構成を示すブロック図、第２図
Ａは従来のデータ転送装置の動作を説明するためのタイ
ムチャート、第２図Ｂは本発明の第２の実施例によるデ
ータ転送装置の動作を説明するためのタイムチャー１・
である。 １・・・データ転送装置、１１１〜、１ ｎ・・・チャ
ネル、１２１〜、２ ｎ・・・メモリアクセス用バッフ
ァ（８ＢＸ４Ｗ）、１３１〜１３ｎ−・・メモリリクエ
ストフラグ、１４・・・メモリリクエスト制御回路、１
５・・・チャネル側バ、ツファポインタ（ＰＴＨ）１６
・・・メモリ側バッファポインタ（ＰＴＭ）、１７・・
・両ポインタの差分の演算回路Ｉ Ｅ Ｌ Ｔ）、２・
・・メモリ装置、３１〜３ｎ・・・入出力装置、５０１
〜５０ｎ、６０１，６０２・・・接続ラインー。 第１ 図 １マシンサイクル（Ｔ） 第 ２図Ａ 第２図 ＤＥＵ丁：１ ＤＥＬＴ：＋ ＬＩＩ：ＬＩ：ＴＤＥＬＴ＝２
含む情報処理システムの構成を示すブロック図、第２図
Ａは従来のデータ転送装置の動作を説明するためのタイ
ムチャート、第２図Ｂは本発明の第２の実施例によるデ
ータ転送装置の動作を説明するためのタイムチャー１・
である。 １・・・データ転送装置、１１１〜、１ ｎ・・・チャ
ネル、１２１〜、２ ｎ・・・メモリアクセス用バッフ
ァ（８ＢＸ４Ｗ）、１３１〜１３ｎ−・・メモリリクエ
ストフラグ、１４・・・メモリリクエスト制御回路、１
５・・・チャネル側バ、ツファポインタ（ＰＴＨ）１６
・・・メモリ側バッファポインタ（ＰＴＭ）、１７・・
・両ポインタの差分の演算回路Ｉ Ｅ Ｌ Ｔ）、２・
・・メモリ装置、３１〜３ｎ・・・入出力装置、５０１
〜５０ｎ、６０１，６０２・・・接続ラインー。 第１ 図 １マシンサイクル（Ｔ） 第 ２図Ａ 第２図 ＤＥＵ丁：１ ＤＥＬＴ：＋ ＬＩＩ：ＬＩ：ＴＤＥＬＴ＝２
Claims (1)
- 【特許請求の範囲】 １、各々が入出力装置に接続され、チャネル番号の割付
けられた複数のチャネルと、各チャネル単位にメモリ装
置へのメモリアクセスを管理する複数のメモリリクエス
トフラグと、前記メモリ装置へメモリアクセスするため
に使用され、前記チャネル対応に設けられた複数のメモ
リアクセス用バッファとを有し、前記メモリ装置と前記
入出力装置とのデータ転送を行うデータ転送装置に於て
、前記メモリ装置と前記メモリアクセス用バッファとの
間のアクセス回数を計数するメモリ側バッファポインタ
と、 前記チャネルと前記メモリアクセス用バッファとの間の
アクセス回数を計数するチャネル側バッファポインタと
、 前記メモリ側バッファポインタの内容と前記チャネル側
バッファポインタの内容との差分を演算し、該差分を表
す差信号を出力する演算回路と、前記差信号が予め定め
られた値を越えたときに前記各メモリリクエストフラグ
と前記前記チャネル番号との対応関係を変化させる変更
手段とを有し、前記差信号が前記予め定められた値を越
えたときに、メモリリクエストフラグを複数割付け、メ
モリアクセスを多重にすることを特徴とするデータ転送
装置。 ２、各々が入出力装置に接続され、チャネル番号の割付
けられた複数のチャネルと、各チャネル単位にメモリ装
置へのメモリアクセスタイムスロットを管理する複数の
メモリアクセススロットフリップフロップと、前記メモ
リ装置へメモリアクセスするために使用され、前記チャ
ネル対応に設けられた複数のメモリアクセス用バッファ
とを有し、前記メモリ装置と前記入出力装置とのデータ
転送を行うデータ転送装置に於て、 前記メモリ装置と前記メモリアクセス用バッファとの間
のアクセス回数を計数するメモリ側バッファポインタと
、 前記チャネルと前記メモリアクセス用バッファとの間の
アクセス回数を計数するチャネル側バッファポインタと
、 前記メモリ側バッファポインタの内容と前記チャネル側
バッファポインタの内容との差分を演算し、該差分を表
す差信号を出力する演算回路と、前記差信号が予め定め
られた値を越えたときにメモリアクセスのタイミングを
変化させる手段とを有し、前記差信号が前記予め定めら
れた値を越えたときに、メモリアクセス時間スロットを
多重化することを特徴とするデータ転送装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318428A JP2669020B2 (ja) | 1988-12-19 | 1988-12-19 | データ転送装置 |
| DE68929288T DE68929288T2 (de) | 1988-12-19 | 1989-12-15 | Datenübertragungsvorrichtung |
| EP89123261A EP0374764B1 (en) | 1988-12-19 | 1989-12-15 | Data transfer apparatus |
| US08/115,754 US5414816A (en) | 1988-12-19 | 1993-09-03 | Data transfer apparatus having means for controlling the difference in speed between data input/output ports and memory access |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318428A JP2669020B2 (ja) | 1988-12-19 | 1988-12-19 | データ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02163860A true JPH02163860A (ja) | 1990-06-25 |
| JP2669020B2 JP2669020B2 (ja) | 1997-10-27 |
Family
ID=18099041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63318428A Expired - Fee Related JP2669020B2 (ja) | 1988-12-19 | 1988-12-19 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2669020B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6049458A (ja) * | 1983-08-29 | 1985-03-18 | Fujitsu Ltd | デ−タバッファ制御方式 |
-
1988
- 1988-12-19 JP JP63318428A patent/JP2669020B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6049458A (ja) * | 1983-08-29 | 1985-03-18 | Fujitsu Ltd | デ−タバッファ制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2669020B2 (ja) | 1997-10-27 |
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