JPH07183864A - タイムスロット割当制御方法及び装置 - Google Patents
タイムスロット割当制御方法及び装置Info
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- JPH07183864A JPH07183864A JP32442093A JP32442093A JPH07183864A JP H07183864 A JPH07183864 A JP H07183864A JP 32442093 A JP32442093 A JP 32442093A JP 32442093 A JP32442093 A JP 32442093A JP H07183864 A JPH07183864 A JP H07183864A
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- time slot
- time
- time slots
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Abstract
(57)【要約】
【目的】 簡単な構成でタイムスロットの割当変更に柔
軟に対応でき、かつ割当設定変更を短時間で処理できる
タイムスロット割当制御方法を提供する。 【構成】 割当タイムスロットの先頭を記憶させるレジ
スタ（ＳＳＲ）と、使用するタイムスロットの数を設定
するレジスタ（ＬＥＲ）が、ＳＳＲ１，ＬＥＲ１とＳＳ
Ｒ２，ＬＥＲ２の２組存在する。ＳＳＲ１に設定された
先頭タイムスロットからＬＥＲ１に設定されたスロット
数と、ＳＳＲ２に設定された別の先頭タイムスロットか
らＬＥＲ２に設定されたスロット数とを、それぞれ比較
回路２７６０，２７８０と２７６１，２７８１の組で抽
出し、タイムスロットアクセス制御回路２７９０によ
り、１つのインタフェース回路に対して最大２区間の連
続したタイムスロットの割当を行う。
軟に対応でき、かつ割当設定変更を短時間で処理できる
タイムスロット割当制御方法を提供する。 【構成】 割当タイムスロットの先頭を記憶させるレジ
スタ（ＳＳＲ）と、使用するタイムスロットの数を設定
するレジスタ（ＬＥＲ）が、ＳＳＲ１，ＬＥＲ１とＳＳ
Ｒ２，ＬＥＲ２の２組存在する。ＳＳＲ１に設定された
先頭タイムスロットからＬＥＲ１に設定されたスロット
数と、ＳＳＲ２に設定された別の先頭タイムスロットか
らＬＥＲ２に設定されたスロット数とを、それぞれ比較
回路２７６０，２７８０と２７６１，２７８１の組で抽
出し、タイムスロットアクセス制御回路２７９０によ
り、１つのインタフェース回路に対して最大２区間の連
続したタイムスロットの割当を行う。
Description
【０００１】
【産業上の利用分野】本発明は、交換機、多重化装置ま
たはＡＴＭ通信装置等に適用するタイムスロット割当制
御方法及び装置に関する。
たはＡＴＭ通信装置等に適用するタイムスロット割当制
御方法及び装置に関する。
【０００２】
【従来の技術】交換機，多重化装置あるいはＡＴＭ通信
装置のような通信装置を構成する場合、端末装置を収容
する機能と交換動作または多重化動作を行う機能とを接
続する方法として、簡単な構造でしかも単純な制御で済
むという利点から、これらを時分割バスで接続する構成
方法が知られている。
装置のような通信装置を構成する場合、端末装置を収容
する機能と交換動作または多重化動作を行う機能とを接
続する方法として、簡単な構造でしかも単純な制御で済
むという利点から、これらを時分割バスで接続する構成
方法が知られている。
【０００３】図３は、そのバス型の接続構造を持つＡＴ
Ｍ交換機の要部構成図である。同図において、符号２０
-1〜２０-nで示すＴＥＩ１〜ＴＥＩｎは、端末装置また
は公衆網または専用線との接続を行う機能を収容するイ
ンタフェース回路である。また、符号１０で示すＳＷ
は、任意のＴＥＩｋとＴＥＩｍ間でデータの交換を行う
ための交換機能を持つスイッチング回路である。
Ｍ交換機の要部構成図である。同図において、符号２０
-1〜２０-nで示すＴＥＩ１〜ＴＥＩｎは、端末装置また
は公衆網または専用線との接続を行う機能を収容するイ
ンタフェース回路である。また、符号１０で示すＳＷ
は、任意のＴＥＩｋとＴＥＩｍ間でデータの交換を行う
ための交換機能を持つスイッチング回路である。
【０００４】これらＳＷ１０及び各ＴＥＩの詳細構成は
図４〜図６に示される。まず、図４はＳＷ１０の詳細構
成を示しており、データ受信部１１０、ヘッダ書換部１
２０、データ送出部１３０、変換テーブルを具備して構
成される。
図４〜図６に示される。まず、図４はＳＷ１０の詳細構
成を示しており、データ受信部１１０、ヘッダ書換部１
２０、データ送出部１３０、変換テーブルを具備して構
成される。
【０００５】また、図５及び図６はそれぞれ上記各ＴＥ
Ｉのデータ受信制御部及びデータ送出制御部近傍の詳細
構成を示したものである。データ受信制御部は、図５に
示す如く、受信制御部２１０、宛先抽出部２２０、バッ
ファ制御部２３０、データバッファ２４０から構成さ
れ、データ送信制御部は、図６に示す如く、データバッ
ファ２５０、バッファ制御部２６０、タイムスロット割
当制御部２７０から構成されている。なお、この例で
は、データ受信制御部とデータ送信制御部のデータバッ
ファ及びバッファ制御部が独立に設けられた構成を示し
たが、これらは共有する構成とすることもできる。
Ｉのデータ受信制御部及びデータ送出制御部近傍の詳細
構成を示したものである。データ受信制御部は、図５に
示す如く、受信制御部２１０、宛先抽出部２２０、バッ
ファ制御部２３０、データバッファ２４０から構成さ
れ、データ送信制御部は、図６に示す如く、データバッ
ファ２５０、バッファ制御部２６０、タイムスロット割
当制御部２７０から構成されている。なお、この例で
は、データ受信制御部とデータ送信制御部のデータバッ
ファ及びバッファ制御部が独立に設けられた構成を示し
たが、これらは共有する構成とすることもできる。
【０００６】上記ＴＥＩ１〜ＴＥＩｎとＳＷ１０は、Ｓ
Ｗ１０から各ＴＥＩへのデータ伝送に用いられるバス
と、各ＴＥＩからＳＷ１０方向へのデータ転送に用いら
れるバスによって相互に接続されている〔図３参照〕。
Ｗ１０から各ＴＥＩへのデータ伝送に用いられるバス
と、各ＴＥＩからＳＷ１０方向へのデータ転送に用いら
れるバスによって相互に接続されている〔図３参照〕。
【０００７】このバスについては、前者を特に下りバス
と呼び、後者を上りバスと呼ぶ。このうちの下りバス
は、下りビット同期クロック(BCKDW) 、下りセル先頭指
示クロック(CCKDW1)、下りデータ(DATADW)の転送機能を
持ち、他方、上りバスは上りフレーム先頭指示タイミン
グ供給クロック(FCK) 、上りセル先頭指示タイミング供
給クロック(CCKDW2)、上りビットクロック(BCKUP) 、上
りセル先頭指示クロック(CCKUP) 、上りデータ(DATAUP)
の転送機能を有する構成となっている。
と呼び、後者を上りバスと呼ぶ。このうちの下りバス
は、下りビット同期クロック(BCKDW) 、下りセル先頭指
示クロック(CCKDW1)、下りデータ(DATADW)の転送機能を
持ち、他方、上りバスは上りフレーム先頭指示タイミン
グ供給クロック(FCK) 、上りセル先頭指示タイミング供
給クロック(CCKDW2)、上りビットクロック(BCKUP) 、上
りセル先頭指示クロック(CCKUP) 、上りデータ(DATAUP)
の転送機能を有する構成となっている。
【０００８】図７は、これらの各データの下りあるいは
上りバス上でのタイミングの一例を示している。下りバ
ス、上りバスの両者ともに、（CCKDW1/CCKDW2/CCKUP ）
の一周期毎に任意の宛先（ＴＥＩ）へのデータ転送が行
えるようになっている。
上りバス上でのタイミングの一例を示している。下りバ
ス、上りバスの両者ともに、（CCKDW1/CCKDW2/CCKUP ）
の一周期毎に任意の宛先（ＴＥＩ）へのデータ転送が行
えるようになっている。
【０００９】上りバスについては、CCKDW2またはCCKUP
の一周期のDATAUPの区間を特にタイムスロットと呼び、
FCK のあるレベル（この例ではローレベル）の区間を先
頭のスロットすなわちSLOTO と数え、SLOTk までのk+1
個のタイムスロットを持つ構造となっている。
の一周期のDATAUPの区間を特にタイムスロットと呼び、
FCK のあるレベル（この例ではローレベル）の区間を先
頭のスロットすなわちSLOTO と数え、SLOTk までのk+1
個のタイムスロットを持つ構造となっている。
【００１０】次に、図３に示すようなバス型の交換機に
おけるデータ交換の仕組みについて説明する。ここで
は、特に、ＴＥＩ１からＴＥＩ３にデータを転送する場
合を例にとる。
おけるデータ交換の仕組みについて説明する。ここで
は、特に、ＴＥＩ１からＴＥＩ３にデータを転送する場
合を例にとる。
【００１１】ＴＥＩ１（図６参照）では、端末などから
入力されたデータ(INFO.) が、データバッファ２５０に
図８で示すフォーマットで格納されている。図８に示す
ように、データにはＴＥＩ１とＴＥＩ３を結ぶコネクシ
ョン識別子(PVCI)などの情報がヘッダ部分に付加されて
いる。データバッファ２５０に格納されているデータ
は、次いで上りバスへ送出されるが、その制御は次のよ
うに行われる。
入力されたデータ(INFO.) が、データバッファ２５０に
図８で示すフォーマットで格納されている。図８に示す
ように、データにはＴＥＩ１とＴＥＩ３を結ぶコネクシ
ョン識別子(PVCI)などの情報がヘッダ部分に付加されて
いる。データバッファ２５０に格納されているデータ
は、次いで上りバスへ送出されるが、その制御は次のよ
うに行われる。
【００１２】上りバスは前述のように複数のタイムスロ
ットから成る時分割バスである。ＴＥＩ１が使用するタ
イムスロットは、交換機の制御を受け持つプロセッサ
（図示せず）などにより、開始タイムスロット番号とそ
の開始タイムスロットから占有するタイムスロットの数
がデータ送出制御部のタイムスロット割当制御部（SLOT
ACC.CONTL. ）２７０に設定される。
ットから成る時分割バスである。ＴＥＩ１が使用するタ
イムスロットは、交換機の制御を受け持つプロセッサ
（図示せず）などにより、開始タイムスロット番号とそ
の開始タイムスロットから占有するタイムスロットの数
がデータ送出制御部のタイムスロット割当制御部（SLOT
ACC.CONTL. ）２７０に設定される。
【００１３】なお、タイムスロットの割り当てられる数
はＴＥＩ１に収容されている端末などの通信速度によっ
て決まり、１タイムスロット当たりの通信速度がＶ[bp
s] で示される時に、端末等の通信速度がｎＶ[bps] で
あれば、ｎ個のタイスロットが割り当てられる。
はＴＥＩ１に収容されている端末などの通信速度によっ
て決まり、１タイムスロット当たりの通信速度がＶ[bp
s] で示される時に、端末等の通信速度がｎＶ[bps] で
あれば、ｎ個のタイスロットが割り当てられる。
【００１４】さて、タイムスロット割当制御部（SLOT A
CC.CONTL. ）２７０ではFCK がＬレベルになったところ
からCCKDW2の数をカウントし始め、設定されたタイムス
ロットが巡ってくると、バッファ制御部（BUFF.CONTL.
）２６０へデータ送出許可信号（TXEN）を指定された
タイムスロットの数に達するまで出力する。この制御に
よって、ＴＥＩ１は指定されたタイムスロットを使用し
て、上りバスにデータを送出することができる。
CC.CONTL. ）２７０ではFCK がＬレベルになったところ
からCCKDW2の数をカウントし始め、設定されたタイムス
ロットが巡ってくると、バッファ制御部（BUFF.CONTL.
）２６０へデータ送出許可信号（TXEN）を指定された
タイムスロットの数に達するまで出力する。この制御に
よって、ＴＥＩ１は指定されたタイムスロットを使用し
て、上りバスにデータを送出することができる。
【００１５】このバスへ送出されたデータは、ＳＷ１０
へ到達する。ＳＷ１０（図４参照）では、ヘッダ書換部
１２０が到達データのヘッダ内のPVCIを用いて変換テー
ブル１４０を参照し、ＴＥＩ３の実装位置を表すTAG-Y
を引き出す。
へ到達する。ＳＷ１０（図４参照）では、ヘッダ書換部
１２０が到達データのヘッダ内のPVCIを用いて変換テー
ブル１４０を参照し、ＴＥＩ３の実装位置を表すTAG-Y
を引き出す。
【００１６】先に述べたように、この例では、宛先がＴ
ＥＩ３であることからTAG-Y の値は「３」となり、この
値が送出データのヘッダに書き込まれて、送り元のＴＥ
Ｉ１より上りバスへと出力される。
ＥＩ３であることからTAG-Y の値は「３」となり、この
値が送出データのヘッダに書き込まれて、送り元のＴＥ
Ｉ１より上りバスへと出力される。
【００１７】一方、下りバスはＳＷ１０が全ＴＥＩにデ
ータをブロードキャストするためのバスであるため、上
りバスのようなタイムスロット割当の必要はない。この
ＳＷ１０による下りバスへのブロードキャストに対し、
ＴＥＩ３（図５参照）は、そのブロードキャストされる
全てのデータのTAG-Y フィールドをTAG-Y フィルタ（宛
先抽出部）２２０にて監視し、TAG-Y に「３」と記され
たデータを見つけると、受信指示信号によりバッファ制
御部２３０を駆動せしめ、内部のデータバッファ２４０
にデータを格納する。
ータをブロードキャストするためのバスであるため、上
りバスのようなタイムスロット割当の必要はない。この
ＳＷ１０による下りバスへのブロードキャストに対し、
ＴＥＩ３（図５参照）は、そのブロードキャストされる
全てのデータのTAG-Y フィールドをTAG-Y フィルタ（宛
先抽出部）２２０にて監視し、TAG-Y に「３」と記され
たデータを見つけると、受信指示信号によりバッファ制
御部２３０を駆動せしめ、内部のデータバッファ２４０
にデータを格納する。
【００１８】上記一連の動作を経て、ＴＥＩ１からＴＥ
Ｉ３へのデータ交換が行われる。以上はＴＥＩ間のデー
タ伝送の概略に関する説明であるが、次にこのデータ伝
送におけるタイムスロット割当制御について詳しく述べ
る。
Ｉ３へのデータ交換が行われる。以上はＴＥＩ間のデー
タ伝送の概略に関する説明であるが、次にこのデータ伝
送におけるタイムスロット割当制御について詳しく述べ
る。
【００１９】前述の説明では、バス上のタイムスロット
を一つのＴＥＩに割り当てることに関してのみ触れた
が、以下においては複数のＴＥＩに対するタイムスロッ
ト割当方法について説明する。説明を容易にするため
に、ここではタイムスロットの総数を１２、ＴＥＩの最
大収容数を４台とした場合について考える。
を一つのＴＥＩに割り当てることに関してのみ触れた
が、以下においては複数のＴＥＩに対するタイムスロッ
ト割当方法について説明する。説明を容易にするため
に、ここではタイムスロットの総数を１２、ＴＥＩの最
大収容数を４台とした場合について考える。
【００２０】図９は、ＴＥＩ１〜ＴＥＩ４に対する１〜
１０のタイムスロットの割り当ての一例を示したもので
ある。同図におけるＴＳ１から１２はタイムスロットの
番号を示し、その下部の１、２、３、４はそれぞれＴＥ
Ｉ１に割り当てられたタイムスロット、ＴＥＩ２に割り
当てられたタイムスロット、ＴＥＩ３に割り当てられた
タイムスロット、ＴＥＩ４に割り当てられたタイムスロ
ットであることを示している。
１０のタイムスロットの割り当ての一例を示したもので
ある。同図におけるＴＳ１から１２はタイムスロットの
番号を示し、その下部の１、２、３、４はそれぞれＴＥ
Ｉ１に割り当てられたタイムスロット、ＴＥＩ２に割り
当てられたタイムスロット、ＴＥＩ３に割り当てられた
タイムスロット、ＴＥＩ４に割り当てられたタイムスロ
ットであることを示している。
【００２１】つまり、同図（ａ）は、ＴＥＩ１に３個、
ＴＥＩ２に３個、ＴＥＩ１に１個、ＴＥＩ４に３個のタ
イムスロットを割り当てた例であることが分かる。な
お、１１、１２のタイムスロットには「Ｅ」が付され、
これら２タイムスロット分は未割当すなわち空きである
ことを示している。
ＴＥＩ２に３個、ＴＥＩ１に１個、ＴＥＩ４に３個のタ
イムスロットを割り当てた例であることが分かる。な
お、１１、１２のタイムスロットには「Ｅ」が付され、
これら２タイムスロット分は未割当すなわち空きである
ことを示している。
【００２２】交換機では、プロセッサ（図示せず）が一
つのＴＥＩに対して、前述のようにタイムスロットを割
り当てるが、同図（ａ）のように、ＴＥＩ間で二重にタ
イムスロットが割り当てられることが無いようにプロセ
ッサにより管理している。
つのＴＥＩに対して、前述のようにタイムスロットを割
り当てるが、同図（ａ）のように、ＴＥＩ間で二重にタ
イムスロットが割り当てられることが無いようにプロセ
ッサにより管理している。
【００２３】図１０は、ＴＥＩにおいて上記のタイムス
ロット割当制御を行うタイムスロット割当制御部の従来
の構成図である。この従来のタイムスロット割当制御部
２７０は、割当タイムスロットの先頭を記憶させるレジ
スタ（SSR ）２７１０と、使用するタイムスロットの数
を設定するレジスタ（LER ）２７３０がプロセッサ（図
示せず）からのＣＰＵ ＢＵＳと接続されている。
ロット割当制御を行うタイムスロット割当制御部の従来
の構成図である。この従来のタイムスロット割当制御部
２７０は、割当タイムスロットの先頭を記憶させるレジ
スタ（SSR ）２７１０と、使用するタイムスロットの数
を設定するレジスタ（LER ）２７３０がプロセッサ（図
示せず）からのＣＰＵ ＢＵＳと接続されている。
【００２４】また、タイムスロットカウンタ（SC）２７
５０は、FCKDW がＬレベルになったところからCCKDW ２
の数をカウントする回路であり、その出力は２つの比較
回路（COMP1,COMP2 ）２７６０，２７８０に入力されて
いる。COMP1 にはSSR ２７１０に設定された値と前記カ
ウンタ（SC) ２７５０の出力が与えられ、残る COMP2に
は、SSR ２７１０に設定された値に、LER ２７３０に設
定した値を加算器（ADD ）２７４０で加えた値が与えら
れている。
５０は、FCKDW がＬレベルになったところからCCKDW ２
の数をカウントする回路であり、その出力は２つの比較
回路（COMP1,COMP2 ）２７６０，２７８０に入力されて
いる。COMP1 にはSSR ２７１０に設定された値と前記カ
ウンタ（SC) ２７５０の出力が与えられ、残る COMP2に
は、SSR ２７１０に設定された値に、LER ２７３０に設
定した値を加算器（ADD ）２７４０で加えた値が与えら
れている。
【００２５】両比較回路（COMP1,COMP2 ）の出力はタイ
ムスロットアクセス制御部（SAC ）２７９０に入力さ
れ、前記カウンタ（SC）２７５０の示す値が、SSR ２７
１０に設定されたタイムスロットまで巡ってくると、CO
MP1 の出力がオンし、SAC ２７９０は送信許可信号(TXE
N)をオンとし、更にLER ２７３０の設定数に達すると、
COMP2 の出力がオンし、その結果、TXENがオフとなる。
ムスロットアクセス制御部（SAC ）２７９０に入力さ
れ、前記カウンタ（SC）２７５０の示す値が、SSR ２７
１０に設定されたタイムスロットまで巡ってくると、CO
MP1 の出力がオンし、SAC ２７９０は送信許可信号(TXE
N)をオンとし、更にLER ２７３０の設定数に達すると、
COMP2 の出力がオンし、その結果、TXENがオフとなる。
【００２６】以上述べた動作を各ＴＥＩで行いながら、
これら各ＴＥＩは図９（ａ）に示す様に指定されたタイ
ムスロットにのみデータを送出する。
これら各ＴＥＩは図９（ａ）に示す様に指定されたタイ
ムスロットにのみデータを送出する。
【００２７】次に、ＴＥＩに割り当てられたタイムスロ
ットの割当数を例えば図９（ａ）の上段から下段へと割
変更する場合について考える。同図の例は、ＴＥＩ１の
割当数を３から２へ、ＴＥＩ３の割当数を１から２へ変
更することを示している。
ットの割当数を例えば図９（ａ）の上段から下段へと割
変更する場合について考える。同図の例は、ＴＥＩ１の
割当数を３から２へ、ＴＥＩ３の割当数を１から２へ変
更することを示している。
【００２８】上述の如く、タイムスロットの割当はSSR
２７１０とLER ２７３０への任意の値の設定により実施
されるが、その際、SSR ２７１０をｎ番目、LER ２７３
０をｋ個というように、割り当てられるタイムスロット
はｎ番目からｋ個連続していなければならない。
２７１０とLER ２７３０への任意の値の設定により実施
されるが、その際、SSR ２７１０をｎ番目、LER ２７３
０をｋ個というように、割り当てられるタイムスロット
はｎ番目からｋ個連続していなければならない。
【００２９】このルールによってタイムスロットの再割
当を行う場合、全てのＴＥＩに対して前記レジスタ（SS
R ，LER ）の内容を書き換えることは、変更の必要の無
いＴＥＩで行われている通信が途切れることになるた
め、許されない。従って、既に割り当てられているＴＥ
Ｉ（この例では、ＴＥＩ２とＴＥＩ４）については設定
値の変更は行わないでタイムスロットの再割当を行う必
要がある。
当を行う場合、全てのＴＥＩに対して前記レジスタ（SS
R ，LER ）の内容を書き換えることは、変更の必要の無
いＴＥＩで行われている通信が途切れることになるた
め、許されない。従って、既に割り当てられているＴＥ
Ｉ（この例では、ＴＥＩ２とＴＥＩ４）については設定
値の変更は行わないでタイムスロットの再割当を行う必
要がある。
【００３０】かかるルールに従って割当変更を行った結
果が同図（ａ）の下段に示され、ＴＥＩ１はタイムスロ
ット１から３個であった割当をタイムスロット１から２
個に、ＴＥＩ３ではタイムスロット７から１個であった
割当をタイムスロット１１から２個に変更されている。
果が同図（ａ）の下段に示され、ＴＥＩ１はタイムスロ
ット１から３個であった割当をタイムスロット１から２
個に、ＴＥＩ３ではタイムスロット７から１個であった
割当をタイムスロット１１から２個に変更されている。
【００３１】次に、上記とは別のケースとして、図９
（ａ）の上段に示すタイムスロット割当状態から、ＴＥ
Ｉ３の割当数を１から２ではなく、３へ変更する必要が
生じた場合を考える。
（ａ）の上段に示すタイムスロット割当状態から、ＴＥ
Ｉ３の割当数を１から２ではなく、３へ変更する必要が
生じた場合を考える。
【００３２】この場合、ＴＥＩ３の再割当可能なタイム
スロット数に関して、連続して未使用の箇所が２ケ所し
かないため〔図９（ａ）上段〕、必然的にその多い方を
割り当てることになるが、その最大値が２であることか
ら、上記の如くの変更の仕方（あるスロットから連続に
スロット数を割り当てる）では、このようなケースの要
求を実現できないことが分かる。
スロット数に関して、連続して未使用の箇所が２ケ所し
かないため〔図９（ａ）上段〕、必然的にその多い方を
割り当てることになるが、その最大値が２であることか
ら、上記の如くの変更の仕方（あるスロットから連続に
スロット数を割り当てる）では、このようなケースの要
求を実現できないことが分かる。
【００３３】この場合、再割当の必要の無いＴＥＩ２，
ＴＥＩ４を含めた全ての割当を変更を見直すようにすれ
ば、その割当は可能であるが、前述のように通信の途絶
が許されない場合にはこのような要求には応じられな
い。
ＴＥＩ４を含めた全ての割当を変更を見直すようにすれ
ば、その割当は可能であるが、前述のように通信の途絶
が許されない場合にはこのような要求には応じられな
い。
【００３４】そこで、このような場合にも、変更の必要
がある部分だけのタイムスロット割当の変更で済むよう
にするためには、使用するタイムスロットを１つずつ指
定する方法がある。
がある部分だけのタイムスロット割当の変更で済むよう
にするためには、使用するタイムスロットを１つずつ指
定する方法がある。
【００３５】図１１は、この方法に基づくタイムスロッ
ト割当制御部の実現例であり、使用するタイムスロット
を指定するレジスタをタイムスロットの数だけ用意（SR
1 ，SR2 ，〜，SRn ）し、比較回路（COMP1 ，COMP2 ，
〜，COMPn ）もそのタイムスロット数分備わっている。
ト割当制御部の実現例であり、使用するタイムスロット
を指定するレジスタをタイムスロットの数だけ用意（SR
1 ，SR2 ，〜，SRn ）し、比較回路（COMP1 ，COMP2 ，
〜，COMPn ）もそのタイムスロット数分備わっている。
【００３６】このような構成とすることで、例えば、上
述の例において図９（ａ）の上段の状態からＴＥＩ３の
割当数に関して変更可能な数が最大２であったものを、
図９（ｂ）の上段から下段への関係のように、変更可能
最大数を４とすることも可能となる。こうした割当が可
能となるのは、タイムスロットの割当ルールが前述の例
のように連続する必要がなく、３、７、１１から１２の
ように不連続で構わないからである。
述の例において図９（ａ）の上段の状態からＴＥＩ３の
割当数に関して変更可能な数が最大２であったものを、
図９（ｂ）の上段から下段への関係のように、変更可能
最大数を４とすることも可能となる。こうした割当が可
能となるのは、タイムスロットの割当ルールが前述の例
のように連続する必要がなく、３、７、１１から１２の
ように不連続で構わないからである。
【００３７】しかしながら、この方法に基づくタイムス
ロット割当制御によれば、図１１を見ても分かるよう
に、タイムスロット設定のためのレジスタをタイムスロ
ット分用意することが必要となり、ハードウェア規模を
増大させるだけでなく、プロセッサからの設定に多くの
時間を要することになった。
ロット割当制御によれば、図１１を見ても分かるよう
に、タイムスロット設定のためのレジスタをタイムスロ
ット分用意することが必要となり、ハードウェア規模を
増大させるだけでなく、プロセッサからの設定に多くの
時間を要することになった。
【００３８】
【発明が解決しようとする課題】このように上記従来の
タイムスロット割当制御方式では、柔軟にその割当を変
更するためには、タイムスロット設定のためのレジスタ
をタイムスロット分用意することが必要であり、ハード
ウェア規模が増大し、しかもプロセッサが全てのレジス
タを設定する必要があることから、設定時間が長くな
り、非効率であるという問題点があった。
タイムスロット割当制御方式では、柔軟にその割当を変
更するためには、タイムスロット設定のためのレジスタ
をタイムスロット分用意することが必要であり、ハード
ウェア規模が増大し、しかもプロセッサが全てのレジス
タを設定する必要があることから、設定時間が長くな
り、非効率であるという問題点があった。
【００３９】本発明は上記問題点を除去し、割当タイム
スロットを指定するためのレジスタの数の増加に伴うハ
ードウェア規模の増大と、プロセッサのレジスタ設定時
間の増長を抑えながら、タイムスロットの割当変更に柔
軟に対応可能なタイムスロット割当制御方法及び装置を
提供することを目的とする。
スロットを指定するためのレジスタの数の増加に伴うハ
ードウェア規模の増大と、プロセッサのレジスタ設定時
間の増長を抑えながら、タイムスロットの割当変更に柔
軟に対応可能なタイムスロット割当制御方法及び装置を
提供することを目的とする。
【００４０】
【課題を解決するための手段】この出願の第１の発明
は、端末装置を収容可能な複数のインタフェース手段
を、複数のタイムスロットを有する時分割バスを介し
て、当該タイムスロットの入れ替え動作または多重化動
作を行うスイッチング手段に接続して成る通信装置にお
いて、前記インタフェース手段は、交換制御を司るプロ
セッサからの指示によりあるタイムスロット位置から連
続に使用可能なタイムスロット区間を少なくとも２区間
設定する設定手段を具備し、他のインタフェース手段へ
のデータ伝送に際し、全タイムスロット中の最低２カ所
の連続したタイムスロットの割当を行うようにしたこと
を特徴とする。
は、端末装置を収容可能な複数のインタフェース手段
を、複数のタイムスロットを有する時分割バスを介し
て、当該タイムスロットの入れ替え動作または多重化動
作を行うスイッチング手段に接続して成る通信装置にお
いて、前記インタフェース手段は、交換制御を司るプロ
セッサからの指示によりあるタイムスロット位置から連
続に使用可能なタイムスロット区間を少なくとも２区間
設定する設定手段を具備し、他のインタフェース手段へ
のデータ伝送に際し、全タイムスロット中の最低２カ所
の連続したタイムスロットの割当を行うようにしたこと
を特徴とする。
【００４１】この出願の第２の発明は、端末装置を収容
可能な複数のインタフェース手段と、該インタフェース
手段間を接続し、複数のタイムスロットを有する時分割
バスと、該時分割バスに接続され、前記タイムスロット
の入れ替え動作または多重化動作を行うスイッチング手
段とを具備し、前記インタフェース手段間のデータ伝送
に際し、交換制御を司るプロセッサからの指示に基づ
き、送信元のインタフェース手段のタイムスロットアク
セス制御手段が、必要数のタイムスロットをあるタイム
スロット位置から連続に確保して割当を行う通信装置に
おいて、前記タイムスロットアクセス制御手段は、デー
タの送出を開始するタイムスロットの位置を設定するた
めの先頭スロット設定手段と、該タイムスロットに続い
てデータを送出できるタイムスロット数を設定するため
の使用スロット数設定手段とを少なくとも２組具備し、
他のインタフェース手段へのデータ伝送に際し、全タイ
ムスロット中の最低２カ所の連続したタイムスロットの
割当を行うようにしたことを特徴とする。
可能な複数のインタフェース手段と、該インタフェース
手段間を接続し、複数のタイムスロットを有する時分割
バスと、該時分割バスに接続され、前記タイムスロット
の入れ替え動作または多重化動作を行うスイッチング手
段とを具備し、前記インタフェース手段間のデータ伝送
に際し、交換制御を司るプロセッサからの指示に基づ
き、送信元のインタフェース手段のタイムスロットアク
セス制御手段が、必要数のタイムスロットをあるタイム
スロット位置から連続に確保して割当を行う通信装置に
おいて、前記タイムスロットアクセス制御手段は、デー
タの送出を開始するタイムスロットの位置を設定するた
めの先頭スロット設定手段と、該タイムスロットに続い
てデータを送出できるタイムスロット数を設定するため
の使用スロット数設定手段とを少なくとも２組具備し、
他のインタフェース手段へのデータ伝送に際し、全タイ
ムスロット中の最低２カ所の連続したタイムスロットの
割当を行うようにしたことを特徴とする。
【００４２】この出願の第３の発明は、端末装置を収容
可能な複数のインタフェース手段をタイムスロットを複
数持つ時分割バスを介してスイッチング手段に接続して
成る通信装置のインタフェース手段内に設けられ、デー
タ伝送に際して必要分のタイムスロットの割当を行うタ
イムスロット割当制御装置において、データの送出を開
始するための各々異なるタイムスロット位置を設定する
少なくとも２つの第１のレジスタ手段と、該第１のレジ
スタ手段に対応して設けられ、対応する第１のレジスタ
手段に設定されたタイムスロットに続いてデータを送出
できるタイムスロット数を各々設定する第２のレジスタ
手段と、タイムスロットの数をカウントするカウンタ
と、該カウンタのカウント値を前記第１のレジスタ手段
及び第２のレジスタ手段の各設定値と比較する比較手段
と、前記カウント値が前記第１のレジスタ手段の設定値
に達した時に送信許可信号を出力するとともに、更に対
応する第２のレジスタ手段の設定値に達した時に送信許
可信号の出力を停止し、全タイムスロット中の最低２カ
所の連続したタイムスロットの割当を行うべく制御する
タイムスロットアクセス制御手段とを具備することを特
徴とする。
可能な複数のインタフェース手段をタイムスロットを複
数持つ時分割バスを介してスイッチング手段に接続して
成る通信装置のインタフェース手段内に設けられ、デー
タ伝送に際して必要分のタイムスロットの割当を行うタ
イムスロット割当制御装置において、データの送出を開
始するための各々異なるタイムスロット位置を設定する
少なくとも２つの第１のレジスタ手段と、該第１のレジ
スタ手段に対応して設けられ、対応する第１のレジスタ
手段に設定されたタイムスロットに続いてデータを送出
できるタイムスロット数を各々設定する第２のレジスタ
手段と、タイムスロットの数をカウントするカウンタ
と、該カウンタのカウント値を前記第１のレジスタ手段
及び第２のレジスタ手段の各設定値と比較する比較手段
と、前記カウント値が前記第１のレジスタ手段の設定値
に達した時に送信許可信号を出力するとともに、更に対
応する第２のレジスタ手段の設定値に達した時に送信許
可信号の出力を停止し、全タイムスロット中の最低２カ
所の連続したタイムスロットの割当を行うべく制御する
タイムスロットアクセス制御手段とを具備することを特
徴とする。
【００４３】
【作用】本発明では、時分割バス上の割り当てる先頭の
タイムスロットを設定するための先頭スロット設定手段
と、そこから連続していくつのタイムスロットを使用す
るかを設定するための使用スロット数設定手段を少なく
とも２組設け、全体のタイムスロットの中から最低２カ
所の連続したタイムスロットを指定できるようにしたも
のである。
タイムスロットを設定するための先頭スロット設定手段
と、そこから連続していくつのタイムスロットを使用す
るかを設定するための使用スロット数設定手段を少なく
とも２組設け、全体のタイムスロットの中から最低２カ
所の連続したタイムスロットを指定できるようにしたも
のである。
【００４４】これにより、この種の設定手段を１組しか
持たない場合に比べて、タイムスロットの割当変更の柔
軟性が高まり、またタイムスロットの数だけ設定手段を
設けた場合と比較して大幅なハードウェア規模の削減が
でき、同時にプロセッサが設定に要する時間の短縮化も
可能となる。
持たない場合に比べて、タイムスロットの割当変更の柔
軟性が高まり、またタイムスロットの数だけ設定手段を
設けた場合と比較して大幅なハードウェア規模の削減が
でき、同時にプロセッサが設定に要する時間の短縮化も
可能となる。
【００４５】
【実施例】以下、本発明の実施例を添付図面に基づいて
詳細に説明する。図１は本発明に係るバス型ＡＴＭ交換
機のタイムスロット割当制御部の一実施例を示すブロッ
ク図である。ＡＴＭ交換機の概略構成、バスのタイミン
グ、データのフォーマット及び交換動作の概略は従来例
で述べたものと同様であるため、ここでは説明を省略す
る。図１に示すタイムスロット割当制御部２７０Ａは、
図６に示す符号２７０の回路の改良例と考えて差し支え
ない。
詳細に説明する。図１は本発明に係るバス型ＡＴＭ交換
機のタイムスロット割当制御部の一実施例を示すブロッ
ク図である。ＡＴＭ交換機の概略構成、バスのタイミン
グ、データのフォーマット及び交換動作の概略は従来例
で述べたものと同様であるため、ここでは説明を省略す
る。図１に示すタイムスロット割当制御部２７０Ａは、
図６に示す符号２７０の回路の改良例と考えて差し支え
ない。
【００４６】本発明のＡＴＭ交換機においては、タイム
スロット割当のルールが従来方式と異なり、１つのＴＥ
Ｉに対して最低２カ所までの連続したタイムスロットを
再割り当てできるようになっている。
スロット割当のルールが従来方式と異なり、１つのＴＥ
Ｉに対して最低２カ所までの連続したタイムスロットを
再割り当てできるようになっている。
【００４７】この方式を実現するため、本発明のタイム
スロット割当制御回路２７０Ａは、割り当てる先頭のタ
イムスロットを設定するためのレジスタと、そこから連
続していくつのタイムスロットを使用するかを設定する
ためのレジスタを２組用意することで実現される。
スロット割当制御回路２７０Ａは、割り当てる先頭のタ
イムスロットを設定するためのレジスタと、そこから連
続していくつのタイムスロットを使用するかを設定する
ためのレジスタを２組用意することで実現される。
【００４８】すなわち、図１においては、まず割当タイ
ムスロットの先頭を記憶させるレジスタ（SSR1）２７１
０と、そのタイムスロットから使用可能なタイムスロッ
トの数を設定するレジスタ（LER1）２７３０が１組存在
し、これらと同様の機能の組み合わせが、レジスタ（SS
R2）２７１１とレジスタ（LER2）２７３１とにより更に
もう１組が設けられている。これらレジスタ（SSR1，LE
R1）及び（SSR2，LER2）は、図示しないプロセッサから
のＣＰＵ ＢＵＳと接続されている。
ムスロットの先頭を記憶させるレジスタ（SSR1）２７１
０と、そのタイムスロットから使用可能なタイムスロッ
トの数を設定するレジスタ（LER1）２７３０が１組存在
し、これらと同様の機能の組み合わせが、レジスタ（SS
R2）２７１１とレジスタ（LER2）２７３１とにより更に
もう１組が設けられている。これらレジスタ（SSR1，LE
R1）及び（SSR2，LER2）は、図示しないプロセッサから
のＣＰＵ ＢＵＳと接続されている。
【００４９】また、タイムスロットカウンタ（ＳＣ）２
７５０は、従来と同様に、FCKDW がＬレベルになったと
ころからCCKDW2の数をカウントする回路であり、その出
力はそれぞれの２組の比較回路（COMPA1，COMPB1）、
（COMPA2，COMPB2）に入力されている。
７５０は、従来と同様に、FCKDW がＬレベルになったと
ころからCCKDW2の数をカウントする回路であり、その出
力はそれぞれの２組の比較回路（COMPA1，COMPB1）、
（COMPA2，COMPB2）に入力されている。
【００５０】ここで、（COMPA1）２７６０には（SSR1）
２７１０に設定された値と、カウンタ（SC）２７５０の
出力が与えられ、（COMPB1）２７８０には、（SSR1）２
７１０に設定された値に、（LER1）２７３０に設定した
値を加算器（ADD1）２７４０で加えた値が与えられてい
る。
２７１０に設定された値と、カウンタ（SC）２７５０の
出力が与えられ、（COMPB1）２７８０には、（SSR1）２
７１０に設定された値に、（LER1）２７３０に設定した
値を加算器（ADD1）２７４０で加えた値が与えられてい
る。
【００５１】同様の機能回路が、（SSR2）２７１１と
（LER2）２７３１について、もう１組（COMPA2）と（CO
MPB2）の組み合わせで存在し、（COMPA2）２７６１には
（SSR2）２７１１に設定された値と、カウンタ（SC）２
７５０の出力が与えられ、（COMPB2）２７８１には、
（SSR2）２７１１に設定された値に、（LER2）２７３１
に設定した値を加算器（ADD2）２７４１で加えた値が与
えられている。
（LER2）２７３１について、もう１組（COMPA2）と（CO
MPB2）の組み合わせで存在し、（COMPA2）２７６１には
（SSR2）２７１１に設定された値と、カウンタ（SC）２
７５０の出力が与えられ、（COMPB2）２７８１には、
（SSR2）２７１１に設定された値に、（LER2）２７３１
に設定した値を加算器（ADD2）２７４１で加えた値が与
えられている。
【００５２】COMPA1，COMPB1，COMPA2，COMPB2 の出力
は、タイムスロットアクセス制御部（SAC ）２７９０に
入力され、カウンタ（SC）２７５０の示す値が、（SSR
1）２７１０に設定されたタイムスロットまで巡ってく
ると、（COMPA1）２７６０の出力がオンとなり、送信許
可信号（TXEN）がオンとなり、（LER1）２７３０の設定
数に達すると、（COMPB1）２７８０の出力がオンし、TX
ENがオフとなる。
は、タイムスロットアクセス制御部（SAC ）２７９０に
入力され、カウンタ（SC）２７５０の示す値が、（SSR
1）２７１０に設定されたタイムスロットまで巡ってく
ると、（COMPA1）２７６０の出力がオンとなり、送信許
可信号（TXEN）がオンとなり、（LER1）２７３０の設定
数に達すると、（COMPB1）２７８０の出力がオンし、TX
ENがオフとなる。
【００５３】そして、次に、カウンタ（SC）２７５０の
示す値が、（SSR2）２７１１に設定されたタイムスロッ
トまで巡ってくると、（COMPA2）の出力がオンとなり、
送信許可信号(TXEN)がオンとなり、（LER2）２７３１の
設定数に達すると、（COMPB2）２７８１の出力がオン
し、TXENがオフとなる。
示す値が、（SSR2）２７１１に設定されたタイムスロッ
トまで巡ってくると、（COMPA2）の出力がオンとなり、
送信許可信号(TXEN)がオンとなり、（LER2）２７３１の
設定数に達すると、（COMPB2）２７８１の出力がオン
し、TXENがオフとなる。
【００５４】このようにして、タイムスロットアクセス
制御部（SAC ）２７９０からは、レジスタ（SSR1，LER
1）及び（SSR2，LER2）の設定値で決まる２カ所までの
連続したタイムスロットの再割当を行うことができる。
制御部（SAC ）２７９０からは、レジスタ（SSR1，LER
1）及び（SSR2，LER2）の設定値で決まる２カ所までの
連続したタイムスロットの再割当を行うことができる。
【００５５】次に、上記構成のタイムスロットアクセス
制御部２７０Ａによるタイムスロット割当の具体例を図
２を参照して詳述する。説明を容易にするために、図２
においてはタイムスロットの総数を１２、ＴＥＩの最大
収容数を４台としている。
制御部２７０Ａによるタイムスロット割当の具体例を図
２を参照して詳述する。説明を容易にするために、図２
においてはタイムスロットの総数を１２、ＴＥＩの最大
収容数を４台としている。
【００５６】図２（ａ）の上段は、ＴＥＩ１〜ＴＥＩ４
に対する１〜１０までのタイムスロットの割り当ての一
例を示したものである。１１、１２タイムスロットは未
使用すなわち空きを示している。
に対する１〜１０までのタイムスロットの割り当ての一
例を示したものである。１１、１２タイムスロットは未
使用すなわち空きを示している。
【００５７】図２に（ａ）において、ＴＳ１から１２は
タイムスロットの番号を示し、その番号のしたの枠内の
数字１、２、３、４は、それぞれＴＥＩ１に割り当てら
れたタイムスロット、ＴＥＩ２に割り当てられてタイム
スロット、ＴＥＩ３に割り当てられたタイムスロット、
ＴＥＩ４に割り当てられたタイムスロットであることを
示している。
タイムスロットの番号を示し、その番号のしたの枠内の
数字１、２、３、４は、それぞれＴＥＩ１に割り当てら
れたタイムスロット、ＴＥＩ２に割り当てられてタイム
スロット、ＴＥＩ３に割り当てられたタイムスロット、
ＴＥＩ４に割り当てられたタイムスロットであることを
示している。
【００５８】このことから、図２ａ上段は特にＴＥＩ１
に３個、ＴＥＩ２に３個、ＴＥＩ１に１個、ＴＥＩ４に
３個のタイムスロットを割り当てた例であり、Ｅとある
２タイムスロットが未割当である状況を指している。
に３個、ＴＥＩ２に３個、ＴＥＩ１に１個、ＴＥＩ４に
３個のタイムスロットを割り当てた例であり、Ｅとある
２タイムスロットが未割当である状況を指している。
【００５９】図示しないプロセッサが一つのＴＥＩに対
して、前述のようにタイムスロットを割り当てる際、図
２（ａ）上段に示すように、ＴＥＩ間で二重にタイムス
ロットが割り当てられないような管理もまたこのプロセ
ッサによりなされる。
して、前述のようにタイムスロットを割り当てる際、図
２（ａ）上段に示すように、ＴＥＩ間で二重にタイムス
ロットが割り当てられないような管理もまたこのプロセ
ッサによりなされる。
【００６０】本実施例に係る装置の立ち上げ時、各ＴＥ
Ｉにおいては、タイムスロット割当制御部２７０Ａ内の
タイムスロット設定レジスタの１組目、すなわちSSR1，
LER1のみでタイムスロット割当を実施する。これは、は
じめは一つのＴＥＩに対しては一つの連続したタイムス
ロット割当になるようにプロセッサが管理しているため
であり、タイムスロット割当が完了すると、例えば図２
（ａ）の上段に示すような割当となる。
Ｉにおいては、タイムスロット割当制御部２７０Ａ内の
タイムスロット設定レジスタの１組目、すなわちSSR1，
LER1のみでタイムスロット割当を実施する。これは、は
じめは一つのＴＥＩに対しては一つの連続したタイムス
ロット割当になるようにプロセッサが管理しているため
であり、タイムスロット割当が完了すると、例えば図２
（ａ）の上段に示すような割当となる。
【００６１】次に、本発明によるＴＥＩへのタイムスロ
ット割当の変更制御について詳しく述べる。今、図２
（ｂ）の上段から下段への如く、ＴＥＩ１のタイムスロ
ット割当数を３から２へ、またＴＥＩ３のタイムスロッ
ト割当数を１から３に変更するものとする。
ット割当の変更制御について詳しく述べる。今、図２
（ｂ）の上段から下段への如く、ＴＥＩ１のタイムスロ
ット割当数を３から２へ、またＴＥＩ３のタイムスロッ
ト割当数を１から３に変更するものとする。
【００６２】従来の技術の欄で説明したように、ＳＳ
Ｒ，ＬＥＲが一組しか無い場合、図２（ａ）上段の様に
連続したタイムスロットの空きエリアが２タイムスロッ
ト分しか残っていない場合、上記要求に際して、ＴＥＩ
３の変更はその下段に示す如く最大で２までしか割り当
てることができなかった。
Ｒ，ＬＥＲが一組しか無い場合、図２（ａ）上段の様に
連続したタイムスロットの空きエリアが２タイムスロッ
ト分しか残っていない場合、上記要求に際して、ＴＥＩ
３の変更はその下段に示す如く最大で２までしか割り当
てることができなかった。
【００６３】本発明によれば、ＳＳＲ，ＬＥＲは２組設
けられているため、ＴＥＩ３へ割り当てることのできる
タイムスロットは、２カ所までの連続したタイムスロッ
トを再割り当てできる。その結果、図２（ａ）の上段に
示す状態から上記要求を受けた場合、図２（ｂ）下段に
示すように、ＴＥＩ３に対しては、その要求通り、タイ
ムスロット７単独と、タイムスロット１１から１２の合
計３つのタイムスロットを割り当てることができるよう
になる。
けられているため、ＴＥＩ３へ割り当てることのできる
タイムスロットは、２カ所までの連続したタイムスロッ
トを再割り当てできる。その結果、図２（ａ）の上段に
示す状態から上記要求を受けた場合、図２（ｂ）下段に
示すように、ＴＥＩ３に対しては、その要求通り、タイ
ムスロット７単独と、タイムスロット１１から１２の合
計３つのタイムスロットを割り当てることができるよう
になる。
【００６４】従来の技術の欄で述べたように、タイムス
ロットの割当を最も柔軟に行えるようにするには、タイ
ムスロットの数だけタイムスロット設定レジスタを設け
る方法があった（図１１参照）。
ロットの割当を最も柔軟に行えるようにするには、タイ
ムスロットの数だけタイムスロット設定レジスタを設け
る方法があった（図１１参照）。
【００６５】この方法によれば、図２（ｂ）の空きタイ
ムスロット（タイムスロット３）も、ＴＥＩ３に割り当
てることが可能になり、一見優れた方法のように見え
る。しかしながら、前述のように、レジスタの数はタイ
ムスロット数分必要となるため、ハードウェアの規模
と、プロセッサがレジスタ設定にかかる時間の増大を免
れなかった。
ムスロット（タイムスロット３）も、ＴＥＩ３に割り当
てることが可能になり、一見優れた方法のように見え
る。しかしながら、前述のように、レジスタの数はタイ
ムスロット数分必要となるため、ハードウェアの規模
と、プロセッサがレジスタ設定にかかる時間の増大を免
れなかった。
【００６６】これに対して、本発明の方法は、タイムス
ロットの数に係わらずレジスタの総数は４個でよいた
め、タイムスロットの数が４を越える場合はハードウェ
ア規模と設定時間については極めて優位になる。
ロットの数に係わらずレジスタの総数は４個でよいた
め、タイムスロットの数が４を越える場合はハードウェ
ア規模と設定時間については極めて優位になる。
【００６７】２カ所の連続したタイムスロットしか設定
できないデメリットもあるが、初期にプロセッサがタイ
ムスロットを割り当てる際に、例えばタイムスロット番
号の若い方から割当を実施するようにすれば、タイムス
ロットの後半部分に空きのタイムスロットが集中するよ
うになるため、タイムスロット割当を変更する時、再割
り当てするタイムスロットは、今まで使用していたタイ
ムスロットのグループと後半の空きエリアのグループを
割り当てれば済むため、２カ所しか指定でき無くとも殆
ど実用上問題は無いと言える。
できないデメリットもあるが、初期にプロセッサがタイ
ムスロットを割り当てる際に、例えばタイムスロット番
号の若い方から割当を実施するようにすれば、タイムス
ロットの後半部分に空きのタイムスロットが集中するよ
うになるため、タイムスロット割当を変更する時、再割
り当てするタイムスロットは、今まで使用していたタイ
ムスロットのグループと後半の空きエリアのグループを
割り当てれば済むため、２カ所しか指定でき無くとも殆
ど実用上問題は無いと言える。
【００６８】
【発明の効果】以上説明したように本発明によれば、先
頭のタイムスロットを設定するための先頭スロット設定
手段と、そこから連続していくつのタイムスロットを使
用するかを設定するための使用スロット数設定手段を少
なくとも２組設け、全体のタイムスロットの中から最低
２カ所の連続したタイムスロットを指定できるようにし
たため、本制御方法をバス構造を持った交換機及び多重
化装置に適用した場合、最小限のハードウェアの追加で
柔軟なタイムスロット割当の制御が可能となり、設定手
段への設定時間も最小限に抑えつつあくまでも変更の必
要な部分だけを短時間のうちに効率的に変更できるとい
う優れた利点を有する。
頭のタイムスロットを設定するための先頭スロット設定
手段と、そこから連続していくつのタイムスロットを使
用するかを設定するための使用スロット数設定手段を少
なくとも２組設け、全体のタイムスロットの中から最低
２カ所の連続したタイムスロットを指定できるようにし
たため、本制御方法をバス構造を持った交換機及び多重
化装置に適用した場合、最小限のハードウェアの追加で
柔軟なタイムスロット割当の制御が可能となり、設定手
段への設定時間も最小限に抑えつつあくまでも変更の必
要な部分だけを短時間のうちに効率的に変更できるとい
う優れた利点を有する。
【図１】本発明に係るバス型ＡＴＭ交換機におけるタイ
ムスロット割当制御部の一実施例を示すブロック図。
ムスロット割当制御部の一実施例を示すブロック図。
【図２】本発明のタイムスロット割当制御方法に基づく
タイムスロット割当変更の一例を示す図。
タイムスロット割当変更の一例を示す図。
【図３】バス型ＡＴＭ交換機の要部概略構成を示す図。
【図４】図３におけるスイッチング回路の詳細構成図。
【図５】図３におけるインタフェース回路のデータ受信
制御部の詳細構成図。
制御部の詳細構成図。
【図６】図３におけるインタフェース回路のデータ送信
制御部の詳細構成図。
制御部の詳細構成図。
【図７】図３におけるスイッチング回路とインタフェー
ス回路間のバス上の各データのタイミングチャート。
ス回路間のバス上の各データのタイミングチャート。
【図８】図３におけるインタフェース回路間で伝送され
るデータのフォーマットの一例を示す図。
るデータのフォーマットの一例を示す図。
【図９】従来のタイムスロット割当制御方法に基づくタ
イムスロット割当変更の一例を示す図。
イムスロット割当変更の一例を示す図。
【図１０】従来のバス型ＡＴＭ交換機におけるタイムス
ロット割当制御部の構成図。
ロット割当制御部の構成図。
【図１１】従来のバス型ＡＴＭ交換機におけるタイムス
ロット割当制御部の別の構成例を示す図。
ロット割当制御部の別の構成例を示す図。
１０ スイッチング回路（ＳＷ） １１０ データ受信部 １２０ ヘッダ書換部 １３０ データ送出部 １４０ 変換テーブル ２０-1〜２０-n インタフェース回路（ＴＥＩ1 〜ＴＥ
Ｉn ） ２１０ 受信制御部 ２２０ 宛先抽出部 ２４０，２５０ データバッファ ２３０，２６０ バッファ制御部 ２７０ タイムスロット割当制御部 ２７１０，２７１１ 割当先頭タイムスロット記憶レジ
スタ（ＳＳＲ1 ，2 ） ２７３０，２７３１ 使用タイムスロット記憶レジスタ
（ＬＥＲ1 ，2 ） ２７４０，２７４１ 加算器（ＡＤＤ１，ＡＤＤ２） ２７５０ タイムスロットカウンタ ２７６０，２７６１ 比較回路（COMP.A1 ，COMP.A2 ） ２７８０，２７８１ 比較回路（COMP.B1 ，COMP.B2 ） ２７９０ タイムスロットアクセス制御部（ＳＡＣ）
Ｉn ） ２１０ 受信制御部 ２２０ 宛先抽出部 ２４０，２５０ データバッファ ２３０，２６０ バッファ制御部 ２７０ タイムスロット割当制御部 ２７１０，２７１１ 割当先頭タイムスロット記憶レジ
スタ（ＳＳＲ1 ，2 ） ２７３０，２７３１ 使用タイムスロット記憶レジスタ
（ＬＥＲ1 ，2 ） ２７４０，２７４１ 加算器（ＡＤＤ１，ＡＤＤ２） ２７５０ タイムスロットカウンタ ２７６０，２７６１ 比較回路（COMP.A1 ，COMP.A2 ） ２７８０，２７８１ 比較回路（COMP.B1 ，COMP.B2 ） ２７９０ タイムスロットアクセス制御部（ＳＡＣ）
Claims (15)
- 【請求項１】 端末装置を収容可能な複数のインタフェ
ース手段を、複数のタイムスロットを有する時分割バス
を介して、当該タイムスロットの入れ替え動作または多
重化動作を行うスイッチング手段に接続して成る通信装
置において、 前記インタフェース手段は、交換制御を司るプロセッサ
からの指示によりあるタイムスロット位置から連続に使
用可能なタイムスロット区間を少なくとも２区間設定す
る設定手段を具備し、他のインタフェース手段へのデー
タ伝送に際し、全タイムスロット中の最低２カ所の連続
したタイムスロットの割当を行うようにしたことを特徴
とするタイムスロット割当制御方法。 - 【請求項２】 タイムスロットの割当変更に際し、割当
変更の不要なインタフェース手段に対するタイムスロッ
トの設定はそのまま維持し、他の割当変更の必要なイン
タフェース手段に対して前記設定手段の設定区間の変更
に応じてタイムスロット再割当を行うことを特徴とする
請求項１記載のタイムスロット割当制御方法。 - 【請求項３】 装置立ち上げ時、前記設定手段の一方の
タイムスロット区間のみを用いてタイムスロット割当を
行うことを特徴とする請求項１または２記載のタイムス
ロット割当制御方法。 - 【請求項４】 タイムスロット番号の小さい方から順に
割当を行い、タイムスロット番号の最大値近傍の区間に
空きタイムスロットを集中させるようにしたことを特徴
とする請求項３記載のタイムスロット割当制御方法。 - 【請求項５】 インタフェース手段は、更に公衆網また
は専用線との接続機能を有することを特徴とする請求項
１記載のタイムスロット割当制御方法。 - 【請求項６】 端末装置を収容可能な複数のインタフェ
ース手段と、該インタフェース手段間を接続し、複数の
タイムスロットを有する時分割バスと、該時分割バスに
接続され、前記タイムスロットの入れ替え動作または多
重化動作を行うスイッチング手段とを具備し、前記イン
タフェース手段間のデータ伝送に際し、交換制御を司る
プロセッサからの指示に基づき、送信元のインタフェー
ス手段のタイムスロットアクセス制御手段が、必要数の
タイムスロットをあるタイムスロット位置から連続に確
保して割当を行う通信装置において、 前記タイムスロットアクセス制御手段は、データの送出
を開始するタイムスロットの位置を設定するための先頭
スロット設定手段と、該タイムスロットに続いてデータ
を送出できるタイムスロット数を設定するための使用ス
ロット数設定手段とを少なくとも２組具備し、他のイン
タフェース手段へのデータ伝送に際し、全タイムスロッ
ト中の最低２カ所の連続したタイムスロットの割当を行
うようにしたことを特徴とするタイムスロット割当制御
方法。 - 【請求項７】 タイムスロットの割当変更に際し、割当
変更の不要なインタフェース手段に対するタイムスロッ
トの設定はそのまま維持し、他の割当変更の必要なイン
タフェース手段に対して前記２組の設定手段の設定値変
更に応じてタイムスロット再割当を行うことを特徴とす
る請求項６記載のタイムスロット割当制御方法。 - 【請求項８】 装置立ち上げ時、前記２組の設定手段の
うちの１組のみを用いてタイムスロット割当を行うこと
を特徴とする請求項６または７記載のタイムスロット割
当制御方法。 - 【請求項９】 タイムスロット番号の小さい方から順に
割当を行い、タイムスロット番号の最大値近傍の区間に
空きタイムスロットを集中させるようにしたことを特徴
とする請求項８記載のタイムスロット割当制御方法。 - 【請求項１０】 インタフェース手段は、更に公衆網あ
るいは専用線との接続機能を有することを特徴とする請
求項６記載のタイムスロット割当制御方法。 - 【請求項１１】 端末装置を収容可能な複数のインタフ
ェース手段をタイムスロットを複数持つ時分割バスを介
してスイッチング手段に接続して成る通信装置のインタ
フェース手段内に設けられ、データ伝送に際して必要分
のタイムスロットの割当を行うタイムスロット割当制御
装置において、 データの送出を開始するための各々異なるタイムスロッ
ト位置を設定する少なくとも２つの第１のレジスタ手段
と、 該第１のレジスタ手段に対応して設けられ、対応する第
１のレジスタ手段に設定されたタイムスロットに続いて
データを送出できるタイムスロット数を各々設定する第
２のレジスタ手段と、 タイムスロットの数をカウントするカウンタと、 該カウンタのカウント値を前記第１のレジスタ手段及び
第２のレジスタ手段の各設定値と比較する比較手段と、 前記カウント値が前記第１のレジスタ手段の設定値に達
した時に送信許可信号を出力するとともに、更に対応す
る第２のレジスタ手段の設定値に達した時に送信許可信
号の出力を停止し、全タイムスロット中の最低２カ所の
連続したタイムスロットの割当を行うべく制御するタイ
ムスロットアクセス制御手段とを具備することを特徴と
するタイムスロット割当制御装置。 - 【請求項１２】 タイムスロットの割当変更に際し、割
当変更の不要なインタフェース手段に対する前記第１及
び第２のレジスタ手段の設定値はそのまま維持し、他の
割当変更の必要なインタフェース手段に対して前記第１
及び第２のレジスタ手段の設定値の変更に応じてタイム
スロット再割当を行うことを特徴とする請求項１１記載
のタイムスロット割当制御装置。 - 【請求項１３】 装置立ち上げ時、前記第１のレジスタ
手段と第２のレジスタ手段中の１組のみを用いてタイム
スロット割当を行うことを特徴とする請求項１２または
１３記載のタイムスロット割当制御装置。 - 【請求項１４】 タイムスロット番号の小さい方から順
に割当を行い、タイムスロット番号の最大値近傍の区間
に空きタイムスロットを集中させるようにしたことを特
徴とする請求項１３記載のタイムスロット割当制御装
置。 - 【請求項１５】 インタフェース手段は、更に公衆網ま
たは専用線との接続機能を有することを特徴とする請求
項１１記載のタイムスロット割当制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32442093A JPH07183864A (ja) | 1993-12-22 | 1993-12-22 | タイムスロット割当制御方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32442093A JPH07183864A (ja) | 1993-12-22 | 1993-12-22 | タイムスロット割当制御方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183864A true JPH07183864A (ja) | 1995-07-21 |
Family
ID=18165601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32442093A Pending JPH07183864A (ja) | 1993-12-22 | 1993-12-22 | タイムスロット割当制御方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07183864A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017532913A (ja) * | 2014-10-31 | 2017-11-02 | 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． | パケット交換ネットワークを介した低ジッタ通信のためのシステム、装置及び方法 |
-
1993
- 1993-12-22 JP JP32442093A patent/JPH07183864A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017532913A (ja) * | 2014-10-31 | 2017-11-02 | 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． | パケット交換ネットワークを介した低ジッタ通信のためのシステム、装置及び方法 |
| US10404608B2 (en) | 2014-10-31 | 2019-09-03 | Huawei Technologies Co., Ltd. | Systems, devices, and methods for low-jitter communication over a packet-switched network |
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