JPH02164029A - 半導体の製法 - Google Patents
半導体の製法Info
- Publication number
- JPH02164029A JPH02164029A JP31849088A JP31849088A JPH02164029A JP H02164029 A JPH02164029 A JP H02164029A JP 31849088 A JP31849088 A JP 31849088A JP 31849088 A JP31849088 A JP 31849088A JP H02164029 A JPH02164029 A JP H02164029A
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- JP
- Japan
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- silicon
- polycrystalline silicon
- silicon substrate
- polycrystalline
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- Pending
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は半導体の製法、特に半導体においてダイレクト
コンタクト部を形成する際に、シリコン基板を削りとっ
たり損傷せずに半導体を製造することのできる半導体の
製法に関するものである。
コンタクト部を形成する際に、シリコン基板を削りとっ
たり損傷せずに半導体を製造することのできる半導体の
製法に関するものである。
（従来の技術）
近年の半導体は馬密度化、高性能が要求されているので
、例えばトランジスタにおいては、ゲート酸化膜を薄く
する必要がある。
、例えばトランジスタにおいては、ゲート酸化膜を薄く
する必要がある。
このように薄いゲート酸化膜を有するトランジスタを製
造１Ｊる工程において、ゲート酸化膜を劣化させずにダ
イレクトコンタクト部を形成する従来の製法は下記の通
りである。
造１Ｊる工程において、ゲート酸化膜を劣化させずにダ
イレクトコンタクト部を形成する従来の製法は下記の通
りである。
第３図（ａ ）に示すように、まず、基板１上にゲート
酸化膜（シリコン酸化膜〉２を形成した後、多結晶シリ
コン層３をその上に形成する。次に第３図（ｂ ）に示
すように、レジスト４を設けてから写真蝕刻法により多
結晶シリコン層３およびゲート酸化膜２の一部をエツチ
ングにより除去してシリコン基板１を露呈させる。
酸化膜（シリコン酸化膜〉２を形成した後、多結晶シリ
コン層３をその上に形成する。次に第３図（ｂ ）に示
すように、レジスト４を設けてから写真蝕刻法により多
結晶シリコン層３およびゲート酸化膜２の一部をエツチ
ングにより除去してシリコン基板１を露呈させる。
次に第３図（Ｃ）に示すように、第２の多結晶シリコン
層５を再度、形成してから、多結晶シリコン１１３．５
に不純物を導入し拡散させて不純物の入ったコンタクト
部を形成する。次に第３図（ｄ ’）に示すように、レ
ジストアでマスクしてからトランジスタのゲート部およ
びダイレクトコンタクト部Ｒを含む配線部分Ｇ（第３図
＜ｅ ＞参照）をＲＩＥ法により形成する。次いで、第
３図＜ｅ ＞に示すように、レジスト７を除去して仕上
げる。
層５を再度、形成してから、多結晶シリコン１１３．５
に不純物を導入し拡散させて不純物の入ったコンタクト
部を形成する。次に第３図（ｄ ’）に示すように、レ
ジストアでマスクしてからトランジスタのゲート部およ
びダイレクトコンタクト部Ｒを含む配線部分Ｇ（第３図
＜ｅ ＞参照）をＲＩＥ法により形成する。次いで、第
３図＜ｅ ＞に示すように、レジスト７を除去して仕上
げる。
（発明が解決しようとする課題）
上記した従来技術による半導体の製法において、第３図
（ｄ ’）に示したようにレジストをマスクしてからＲ
ＩＥ方法によりエツチングする際に、少しでもレジスト
に覆われてない部分は多結晶シリコンを介して基板まで
がエツチングされてしまう可能性があった。すなわち、
第２図に示すように連続した第２の多結晶シリコン層５
が距ｆｆ１Ｄの長さにわたりレジストアで覆われている
が、左端で覆われ方が不足して厚さＡの部分まで十分に
至らず、厚さＢの部分で終っている場合が問題となる。
（ｄ ’）に示したようにレジストをマスクしてからＲ
ＩＥ方法によりエツチングする際に、少しでもレジスト
に覆われてない部分は多結晶シリコンを介して基板まで
がエツチングされてしまう可能性があった。すなわち、
第２図に示すように連続した第２の多結晶シリコン層５
が距ｆｆ１Ｄの長さにわたりレジストアで覆われている
が、左端で覆われ方が不足して厚さＡの部分まで十分に
至らず、厚さＢの部分で終っている場合が問題となる。
その理由は、Ａと８の膜厚が異なること、および厚さＡ
の部分の下地はシリコン酸化Ｗ！２であるが、厚さＢの
部分の下地はそれがな（不純物拡散層６を有するシリコ
ン基板１となっていることである。
の部分の下地はシリコン酸化Ｗ！２であるが、厚さＢの
部分の下地はそれがな（不純物拡散層６を有するシリコ
ン基板１となっていることである。
したがって、レジストに十分覆われていない多結晶シリ
コン層をエツチングする際に、シリコン基板までがエツ
チングされてしまうことになる。
コン層をエツチングする際に、シリコン基板までがエツ
チングされてしまうことになる。
半導体セルの寸法をできる限り小さく押えて十分低いコ
ンタクト抵抗を有するものを形成しようとする場合には
、第２図からも判るようにＥ＞Ｄでなければならない。
ンタクト抵抗を有するものを形成しようとする場合には
、第２図からも判るようにＥ＞Ｄでなければならない。
したがって、レジスト層のマスクの合わせがずれていな
くとも前記基板を削ってしまう可能性が大であるし、マ
スクの合わせがずれていれば一層、削られてしまう前記
基板の面積が大となってしまう課題があった。
くとも前記基板を削ってしまう可能性が大であるし、マ
スクの合わせがずれていれば一層、削られてしまう前記
基板の面積が大となってしまう課題があった。
［発明の構成］
（課題を解決するための手段）
本発明は上記の問題を解決するためになされたものであ
り、多結晶シリコン層をエツチングする際に、シリコン
基板まで削られたり損傷されない半導体の製法を提供す
ることを目的としている。
り、多結晶シリコン層をエツチングする際に、シリコン
基板まで削られたり損傷されない半導体の製法を提供す
ることを目的としている。
本発明においては、シリコン基板上でダイレクトコンタ
クト部を形成すべき最初のエツチング後の開口部の側面
を含む多結晶シリコン層全体をシリコン酸化物質で覆っ
てから、耐熱金属をその上に形成し熱処理を行なうこと
によって前記開口部のシリコン基板および前記耐熱金属
とを反応させてシリサイド層を形成し、前記開口部の側
面および前記多結晶シリコン層上の前記シリコン酸化物
質を除去して第２の多結晶シリコン層を形成し、次いで
レジストで覆われた前記第２の多結晶シリコン層以外の
前記第２の多結晶シリコン層に最終的なエツチング処理
をほどこし、ダイレクトコンタク部を形成する工程から
なっている。
クト部を形成すべき最初のエツチング後の開口部の側面
を含む多結晶シリコン層全体をシリコン酸化物質で覆っ
てから、耐熱金属をその上に形成し熱処理を行なうこと
によって前記開口部のシリコン基板および前記耐熱金属
とを反応させてシリサイド層を形成し、前記開口部の側
面および前記多結晶シリコン層上の前記シリコン酸化物
質を除去して第２の多結晶シリコン層を形成し、次いで
レジストで覆われた前記第２の多結晶シリコン層以外の
前記第２の多結晶シリコン層に最終的なエツチング処理
をほどこし、ダイレクトコンタク部を形成する工程から
なっている。
（作用）
以上のような工程によって形成されるので、第２の多結
晶シリコン層について最終的なエツチングによって不要
な部分を除去する際に、レジストで覆われた前記第２の
多結晶シリコン層以外は除去されるが、前記シリサイド
層が存在しているためシリコン基板は保護され、削り取
りおよびその他の損傷を受けることはない。
晶シリコン層について最終的なエツチングによって不要
な部分を除去する際に、レジストで覆われた前記第２の
多結晶シリコン層以外は除去されるが、前記シリサイド
層が存在しているためシリコン基板は保護され、削り取
りおよびその他の損傷を受けることはない。
（実施例）
第１図＜ａ ＞乃至第１図（ｉ ）は本発明による半導
体の製造工程を示す。
体の製造工程を示す。
第１図（ａ ）に示すように、シリコン基板１０上に熱
酸化法によりシリコン酸化膜２０（ゲート酸化膜）を形
成してから、多結晶シリコン１ｉ１３０と第２のシリコ
ン酸化Ｗ３４０を形成する。
酸化法によりシリコン酸化膜２０（ゲート酸化膜）を形
成してから、多結晶シリコン１ｉ１３０と第２のシリコ
ン酸化Ｗ３４０を形成する。
次にレジスト層５０でマスクしてから第１図（ｂ）のよ
うにＲＩＥ法によりレジスト層５０を介して前記各層と
酸化膜の一部をエツチングして除去する。
うにＲＩＥ法によりレジスト層５０を介して前記各層と
酸化膜の一部をエツチングして除去する。
次いで、第１図（Ｃ）に示すように、熱酸化法により多
結晶シリコン層の開口部側面にシリコン酸化１１１６０
を形成してからレジスト５０を取り除き、開口部の側面
がシリコン酸化層４０とシリコン酸化膜６０で覆われる
ようにする。
結晶シリコン層の開口部側面にシリコン酸化１１１６０
を形成してからレジスト５０を取り除き、開口部の側面
がシリコン酸化層４０とシリコン酸化膜６０で覆われる
ようにする。
次に第１図（ｄ ’）に示すように、シリコン酸化ｇ２
６０及び４０には反応しないが、シリコン基板１０に反
応するＴ＋ 、Ｎ＋ 、ｐｔ 、ｐｄなどの、耐熱金属
層（リフラクトリ−メタル）７０を形成してから熱処理
を行ない、間口部のシリコン基板１０と耐熱金属１１７
０を反応させシリサイド化を行ないシリサイド層８０を
形成する。すなわち、上記シリコン酸化膜６０およびシ
リコン酸化膜４０によって上記多結晶シリコン層３０と
耐熱金属層７０とは反応せずに、上記開口部のシリコン
基板１０にのみシリサイド層８０が形成される。
６０及び４０には反応しないが、シリコン基板１０に反
応するＴ＋ 、Ｎ＋ 、ｐｔ 、ｐｄなどの、耐熱金属
層（リフラクトリ−メタル）７０を形成してから熱処理
を行ない、間口部のシリコン基板１０と耐熱金属１１７
０を反応させシリサイド化を行ないシリサイド層８０を
形成する。すなわち、上記シリコン酸化膜６０およびシ
リコン酸化膜４０によって上記多結晶シリコン層３０と
耐熱金属層７０とは反応せずに、上記開口部のシリコン
基板１０にのみシリサイド層８０が形成される。
次に第１図＜４３）に示すように、耐熱金ｊ！！７０の
みをエツチングにより除去したのち、Ｐ型シリコン基板
の場合にはリン、ヒ素などのＮ型不純物をイオン打込み
法によりシリサイド層８０より深い部分にＰ−Ｎ接合が
できるように、打込む。
みをエツチングにより除去したのち、Ｐ型シリコン基板
の場合にはリン、ヒ素などのＮ型不純物をイオン打込み
法によりシリサイド層８０より深い部分にＰ−Ｎ接合が
できるように、打込む。
次に第１図＜ｒ＞に示すように、シリコン酸化層４０と
シリコン酸化ＷＡ６０とをエツチングにより除去してか
ら、第１図（ａ ）に示すように第２の多結晶シリコン
層１００を形成し不純物を導入し拡散させながら不純物
拡散層１１０を形成する。
シリコン酸化ＷＡ６０とをエツチングにより除去してか
ら、第１図（ａ ）に示すように第２の多結晶シリコン
層１００を形成し不純物を導入し拡散させながら不純物
拡散層１１０を形成する。
次いでレジスト１２０でマスクしてから第１図（ｈ）に
示すようにレジスト１２０の覆いのある部分を残して多
結晶シリコン層をエツチングして取り去る。
示すようにレジスト１２０の覆いのある部分を残して多
結晶シリコン層をエツチングして取り去る。
そして最後に、第１図（ｉ）のようにレジスト層１２０
を除去して、ダイレクトコンタクト部Ｒを有する配線層
を形成する。
を除去して、ダイレクトコンタクト部Ｒを有する配線層
を形成する。
［発明の効果］
以上、本発明による半導体の製法においては、シリコン
基板上で多結晶シリコン層をシリコン酸化膜層で挾んで
からレジスト層で覆われてない部分をエツチングで除去
したのち、その開口部の側面をシリコン酸化膜で覆って
耐熱金属と反応させて開口部のシリコン基板上にシリサ
イド層を形成している。したがって、多結晶シリコン層
が最終的なエツチング処理を受ける際にも、前記シリサ
イド層がシリコン基板の削り防止の役割を果すのでシリ
コン基板が損傷されることもなくなり、安定したダイレ
クトコンタクト部を形成することができる。
基板上で多結晶シリコン層をシリコン酸化膜層で挾んで
からレジスト層で覆われてない部分をエツチングで除去
したのち、その開口部の側面をシリコン酸化膜で覆って
耐熱金属と反応させて開口部のシリコン基板上にシリサ
イド層を形成している。したがって、多結晶シリコン層
が最終的なエツチング処理を受ける際にも、前記シリサ
イド層がシリコン基板の削り防止の役割を果すのでシリ
コン基板が損傷されることもなくなり、安定したダイレ
クトコンタクト部を形成することができる。
第１図（ａ ）乃至第１図（ｉ）は本発明を実施した製
法によって製造される半導体の製造工程を示し、第２図
は従来技術による半導体の製法に伴なう問題点を示す図
であり、第３図（ａ ）乃至第３図（ｅ）は従来技術に
よる製法によって製造される半導体の製造工程を示す図
である。 １０・・・シリコン基板 ２０．６０・・・シリコン酸化膜 ３０・・・多結晶シリコン層 ４０・・・シリコン酸化層 ５０・・・レジスト７０
・・・耐熱金属 ８０・・・シリサイド層９０
・・・イオン注入層 １００・・・第２の多結晶シリコン層 １１０・・・不純物拡散層 １２０・・・レジスト Ｒ・・・ダイレクトコンタクト部 Ｇ・・・トランジスタのゲート部およびダイレクトコン
タクト部Ｒを含む配線部分 代−人弁理士三 好保 男 第 図（ａ） 第１ 図 （ｂ） 第１ 図（ｃ） 第 １図（９） 第１ 図（ｈ） 第１ 図（１） 第 １ 図（ｄ） 第 図（ｅ） 第１ 図（ｆ） 第２ 図 第３図（ａ） 第 ｊ凶（Ｏ）
法によって製造される半導体の製造工程を示し、第２図
は従来技術による半導体の製法に伴なう問題点を示す図
であり、第３図（ａ ）乃至第３図（ｅ）は従来技術に
よる製法によって製造される半導体の製造工程を示す図
である。 １０・・・シリコン基板 ２０．６０・・・シリコン酸化膜 ３０・・・多結晶シリコン層 ４０・・・シリコン酸化層 ５０・・・レジスト７０
・・・耐熱金属 ８０・・・シリサイド層９０
・・・イオン注入層 １００・・・第２の多結晶シリコン層 １１０・・・不純物拡散層 １２０・・・レジスト Ｒ・・・ダイレクトコンタクト部 Ｇ・・・トランジスタのゲート部およびダイレクトコン
タクト部Ｒを含む配線部分 代−人弁理士三 好保 男 第 図（ａ） 第１ 図 （ｂ） 第１ 図（ｃ） 第 １図（９） 第１ 図（ｈ） 第１ 図（１） 第 １ 図（ｄ） 第 図（ｅ） 第１ 図（ｆ） 第２ 図 第３図（ａ） 第 ｊ凶（Ｏ）
Claims (4)
- （１）シリコン基板上においてダイレクトコンタクト部
を有する半導体の製法にして、最初のエッチング後の開
口部の側面を含む多結晶シリコン層全体をシリコン酸化
物質で覆う工程と、耐熱金属をその上に形成し熱処理を
行なうことによって前記開口部のシリコン基板および前
記耐熱金属とを反応させて前記開口部のシリコン基板に
のみシリサイド層を形成する工程と、前記開口部の側面
および前記多結晶シリコン層上の前記シリコン酸化物質
を除去して第２の多結晶シリコン層を形成する工程と、
次いでレジストで覆われた前記第２の多結晶シリコン層
以外の前記第２の多結晶シリコン層の最終的なエッチン
グを行なう工程とを有し、上記最終的なエッチングを行
う際に、前記シリサイド層によって前記シリコン基板が
、削り取り、およびその他の損傷から保護されるように
したことを特徴とする半導体の製法。 - （２）前記シリサイド層が形成される際に、前記多結晶
シリコン層は、上記シリコン酸化物質によって上記耐熱
金属と反応しないことを特徴とする請求項１に記載の半
導体の製法。 - （３）前記シリサイド層が形成され、未反応の耐熱金属
を除去した後、前記シリコン基板の導電型と異なる導電
型を形成する不純物をイオン打込み法によって前記シリ
サイド層８０より深い部所に打込み、Ｐ−Ｎ接合を形成
することを特徴とする請求項１項に記載の半導体の製法
。 - （４）前記耐熱金属はＴｉ、Ｎｉ、Ｐｔ、Ｐｄであり、
前記シリコン基板はＰ型基板でありかつ不純物はシリコ
ンに対してドナータイプとなる不純物であることを特徴
とする請求項３に記載の半導体の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31849088A JPH02164029A (ja) | 1988-12-19 | 1988-12-19 | 半導体の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31849088A JPH02164029A (ja) | 1988-12-19 | 1988-12-19 | 半導体の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02164029A true JPH02164029A (ja) | 1990-06-25 |
Family
ID=18099698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31849088A Pending JPH02164029A (ja) | 1988-12-19 | 1988-12-19 | 半導体の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02164029A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60219771A (ja) * | 1984-04-16 | 1985-11-02 | Mitsubishi Electric Corp | Ｍｏｓ形半導体装置の製造方法 |
| JPS63318490A (ja) * | 1987-06-22 | 1988-12-27 | Mitsubishi Electric Corp | 熱交換装置 |
-
1988
- 1988-12-19 JP JP31849088A patent/JPH02164029A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60219771A (ja) * | 1984-04-16 | 1985-11-02 | Mitsubishi Electric Corp | Ｍｏｓ形半導体装置の製造方法 |
| JPS63318490A (ja) * | 1987-06-22 | 1988-12-27 | Mitsubishi Electric Corp | 熱交換装置 |
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