JPS60219771A - Ｍｏｓ形半導体装置の製造方法 - Google Patents
Ｍｏｓ形半導体装置の製造方法Info
- Publication number
- JPS60219771A JPS60219771A JP59077021A JP7702184A JPS60219771A JP S60219771 A JPS60219771 A JP S60219771A JP 59077021 A JP59077021 A JP 59077021A JP 7702184 A JP7702184 A JP 7702184A JP S60219771 A JPS60219771 A JP S60219771A
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- JP
- Japan
- Prior art keywords
- layer
- melting point
- drain
- source
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＭＯＢ形半導体装置の製造方法に係り。
特に、 ＭＯＥＩ集積回路装置（ＭＯ８工０）において
一般的に用いられている。ＭＯＳトランジスタ（ＭＯ８
Ｔ）のソースまたはドレインを当該半導体基体上に形成
されたポリシリコン層と直接接続する方法の改良に関す
るものである。
一般的に用いられている。ＭＯＳトランジスタ（ＭＯ８
Ｔ）のソースまたはドレインを当該半導体基体上に形成
されたポリシリコン層と直接接続する方法の改良に関す
るものである。
ｔＩＩＪ１図Ａ−Ｄけこのような従来の方法の主要段階
における状態を示す断面図である。まず、ｐ形シリコン
基板（１）に分離酸化膜（２）を形成した後、シリコン
基板（１）の表面上に表面酸化膜（３）を形成し。
における状態を示す断面図である。まず、ｐ形シリコン
基板（１）に分離酸化膜（２）を形成した後、シリコン
基板（１）の表面上に表面酸化膜（３）を形成し。
これに選択的に開孔部を設け、イオン注入法によってｎ
＋形１ （４）を形成する。その後に５分離酸化膜（２
）の上を含めて全上面にポリシリコン層（５）を形成し
、その上にレジストを塗布した後、所要のパターニング
を施してレジスト膜（６）を形成する（第１図Ａ）。次
に、このレジスト＠（６）をマスクとしてポリシリコン
層（５）にドライエツチングを施して。
＋形１ （４）を形成する。その後に５分離酸化膜（２
）の上を含めて全上面にポリシリコン層（５）を形成し
、その上にレジストを塗布した後、所要のパターニング
を施してレジスト膜（６）を形成する（第１図Ａ）。次
に、このレジスト＠（６）をマスクとしてポリシリコン
層（５）にドライエツチングを施して。
ゲートポリシリコン層（５ａ）と接続用ポリシリコン層
（５ｂ）とを残す。ところが、このとき、ｎ形層（４）
の表面酸化膜（３）に接する部分もエツチングされ、四
部（７）が形成されるが、この際その底部に結晶性の劣
化した欠陥部（′７ａ）を生じる（第１図Ｂ）。つづい
て、図に矢印で示すようにヒ素イオン（Ａ：）を注入し
てｎ形のソース領域（８）およびドレイン領域（９）を
形成することによって、ソース領域（８）がｎ＋形層（
４）を介して表面ポリシリコン層（５ｂ）につながった
所望のＭＯ８Ｔが得られる（第１図Ｏ）。以下。
（５ｂ）とを残す。ところが、このとき、ｎ形層（４）
の表面酸化膜（３）に接する部分もエツチングされ、四
部（７）が形成されるが、この際その底部に結晶性の劣
化した欠陥部（′７ａ）を生じる（第１図Ｂ）。つづい
て、図に矢印で示すようにヒ素イオン（Ａ：）を注入し
てｎ形のソース領域（８）およびドレイン領域（９）を
形成することによって、ソース領域（８）がｎ＋形層（
４）を介して表面ポリシリコン層（５ｂ）につながった
所望のＭＯ８Ｔが得られる（第１図Ｏ）。以下。
全上面に層間絶縁膜α０を形成し、ドレイン領域（９）
の上にコンタクトホール（ロ）を形成した後１層間絶縁
膜α０の上記アルミニウム（Ａ／）配線を形成して。
の上にコンタクトホール（ロ）を形成した後１層間絶縁
膜α０の上記アルミニウム（Ａ／）配線を形成して。
コンタクトホールα℃を介してドレイン領域（９）にづ
ながるドレイン配線（２）とする訳である（＃１；１図
Ｄ）。
ながるドレイン配線（２）とする訳である（＃１；１図
Ｄ）。
ところが、この従来の方法では、第１図Ｂの段階で凹部
（７）を生じるので、ここの横切る眉間絶縁膜α０にも
段差を生じ、それに伴って、その土に形成されるドレイ
ン配線（２）に当該段差部において。
（７）を生じるので、ここの横切る眉間絶縁膜α０にも
段差を生じ、それに伴って、その土に形成されるドレイ
ン配線（２）に当該段差部において。
第１図りに示すような断線個所（至）を生じるおそれが
ある。更に、凹部（７）の底部に生じた欠陥部（７ａ）
はシリコン基板（１）とｎ＋形層（４）との間の接合の
リーク電流を大きくするという問題もある。
ある。更に、凹部（７）の底部に生じた欠陥部（７ａ）
はシリコン基板（１）とｎ＋形層（４）との間の接合の
リーク電流を大きくするという問題もある。
この発明は以上のような点に鑑みてなされたもので、Ｍ
ＯＥＩＴのソースまたはドレインを表面ポリシリコン層
に接続するための高濃度不純物導入層を形成した後、そ
の表面に金属シリサイド膜を形成し、その後にソース、
ドレイン領域をイオン注） 入で形成するためのマスククエッチング形成すること釦
よって、このエツチングによって従来化じでいた凹部お
よび欠陥部の発生を防止し、上記不純物導入層と基板と
の接合のリークの増大、および、表面配線に断線の生じ
ることのないＭＯＥＩ形半導体装置の製造方法を提供す
るものである。
ＯＥＩＴのソースまたはドレインを表面ポリシリコン層
に接続するための高濃度不純物導入層を形成した後、そ
の表面に金属シリサイド膜を形成し、その後にソース、
ドレイン領域をイオン注） 入で形成するためのマスククエッチング形成すること釦
よって、このエツチングによって従来化じでいた凹部お
よび欠陥部の発生を防止し、上記不純物導入層と基板と
の接合のリークの増大、および、表面配線に断線の生じ
ることのないＭＯＥＩ形半導体装置の製造方法を提供す
るものである。
第２図Ａ−Ｆはこの発明の一実施例方法の主要段階にお
ける状態を示す断面図である。）まず、ｐ形のシリコン
基板（１）に分離酸化膜（２）を形成した後に、シリコ
ン基板（１）の表面とに表面酸化膜（３）を形成し、そ
の上にレジスト膜Ｑくを形成し、これに開けた開孔（ト
）を通して図示矢印のようにリンイオン（Ｐ＋）を１０
１１０１３ａ程度に注入してｎ＋形層（４）を形成する
（第１図Ａ）。つづいて、ウェーッ・の全１面にタング
ステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）
、チタン（Ｔ１）などの高融点金属膜ＯＱを膜厚５０〇
八程度に形成する（第２図Ｂ）。その後、６００℃以上
１０００″Ｃ以下の温度で熱処理することによって。
ける状態を示す断面図である。）まず、ｐ形のシリコン
基板（１）に分離酸化膜（２）を形成した後に、シリコ
ン基板（１）の表面とに表面酸化膜（３）を形成し、そ
の上にレジスト膜Ｑくを形成し、これに開けた開孔（ト
）を通して図示矢印のようにリンイオン（Ｐ＋）を１０
１１０１３ａ程度に注入してｎ＋形層（４）を形成する
（第１図Ａ）。つづいて、ウェーッ・の全１面にタング
ステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）
、チタン（Ｔ１）などの高融点金属膜ＯＱを膜厚５０〇
八程度に形成する（第２図Ｂ）。その後、６００℃以上
１０００″Ｃ以下の温度で熱処理することによって。
ｎ形層（４）に接している部分のみ反応して金属シリサ
イド膜αηとなる。そして、Ｗ、Ｔｉの場合はＨ２１０
２水溶液で、 Ｍｏの場合はＨ２Ｆ３０４水溶液でエツ
チングして酸化膜＋２１ 、 （３）上の未反応の高融
点金属＠Ｑｌ１９のみ除去する（第２図Ｃ）。つづいて
、金属シリサイド膜Ｑ′ｈと酸化膜（２１、（３）との
上全面にわたってポリシリコン層（５）を形成し、その
とにレジストを塗布した後、所要のパターニングを施し
て、レジスト膜（６）を形成する（蛤２図Ｄ）。次に、
このレジスト膜（６）をマスクとしてポリシリコン層（
５）にエツチングを施して、ゲートポリシリコン層（５
ａ）と接続用ポリシリコン層（５ｂ）とを残す。このと
き、金属シリサイド膜ａ′ｈの表面酸化膜（３）に接す
る部分も一部エッチングされるが、シリコンに比して被
エツチングレートが小さいので、凹部は極めて小さく、
ｎ＋形１ｍ （４）内に欠陥部を生じることもない（第
２図Ｅ）。つづいて１図に矢印で示すようＫＡｏイオン
を注入してｎ形のソース領域（８）およびドレイン領域
（９）を形成することによって、ソース領域（８）がｎ
＋形層（４）を介して表面ポリシリコン層（５ｂ）につ
なかった所望のＭＯ８Ｔが得られる（第２図Ｆ）。
イド膜αηとなる。そして、Ｗ、Ｔｉの場合はＨ２１０
２水溶液で、 Ｍｏの場合はＨ２Ｆ３０４水溶液でエツ
チングして酸化膜＋２１ 、 （３）上の未反応の高融
点金属＠Ｑｌ１９のみ除去する（第２図Ｃ）。つづいて
、金属シリサイド膜Ｑ′ｈと酸化膜（２１、（３）との
上全面にわたってポリシリコン層（５）を形成し、その
とにレジストを塗布した後、所要のパターニングを施し
て、レジスト膜（６）を形成する（蛤２図Ｄ）。次に、
このレジスト膜（６）をマスクとしてポリシリコン層（
５）にエツチングを施して、ゲートポリシリコン層（５
ａ）と接続用ポリシリコン層（５ｂ）とを残す。このと
き、金属シリサイド膜ａ′ｈの表面酸化膜（３）に接す
る部分も一部エッチングされるが、シリコンに比して被
エツチングレートが小さいので、凹部は極めて小さく、
ｎ＋形１ｍ （４）内に欠陥部を生じることもない（第
２図Ｅ）。つづいて１図に矢印で示すようＫＡｏイオン
を注入してｎ形のソース領域（８）およびドレイン領域
（９）を形成することによって、ソース領域（８）がｎ
＋形層（４）を介して表面ポリシリコン層（５ｂ）につ
なかった所望のＭＯ８Ｔが得られる（第２図Ｆ）。
このようにして金属シリサイド層（１７）の表面の凹部
を浅くできるので、その上に従来と同様に、層間絶縁膜
を介してドレイン配線を形成しても、これに断線を生じ
ることがない。
を浅くできるので、その上に従来と同様に、層間絶縁膜
を介してドレイン配線を形成しても、これに断線を生じ
ることがない。
以上説明ではシリコン基板を用すた場合を示したが、シ
リコンに限るものではな−。また、第１導電形をｐ形、
第２導電形をｎ形とし、ｐ形基板にｎ形ソースおよびド
レイン領域を形成したｎチャネルＭＯＢＴの製造方法圧
ついて説明したが、第１導電形をｎ形、第２導電形をｐ
形としたｐチャネルＭＯ８Ｔの製造方法にもこの発明は
適用できる。
リコンに限るものではな−。また、第１導電形をｐ形、
第２導電形をｎ形とし、ｐ形基板にｎ形ソースおよびド
レイン領域を形成したｎチャネルＭＯＢＴの製造方法圧
ついて説明したが、第１導電形をｎ形、第２導電形をｐ
形としたｐチャネルＭＯ８Ｔの製造方法にもこの発明は
適用できる。
１だ、ソースを表面ポリシリコンＩｉ［接続する場合を
示したが、ドレインについても同様である。
示したが、ドレインについても同様である。
以上説明したように、この発明の方法では１ＭＯ８’１
のソースまたはドレインを表面ポリシリコン層に接続す
るために基板内に高濃度不純物導入層を形成した後、そ
の表面忙金属シリサイド層を形成し、その後にソース、
ドレイン領域をイオン注入で形成するためのマスクのエ
ツチングをすることくよって、このエツチングによって
従来生じていた凹部、不純物導入層間の欠陥部の発生を
防止し、上記不純物導入層と基板との接合のリークの増
大。
のソースまたはドレインを表面ポリシリコン層に接続す
るために基板内に高濃度不純物導入層を形成した後、そ
の表面忙金属シリサイド層を形成し、その後にソース、
ドレイン領域をイオン注入で形成するためのマスクのエ
ツチングをすることくよって、このエツチングによって
従来生じていた凹部、不純物導入層間の欠陥部の発生を
防止し、上記不純物導入層と基板との接合のリークの増
大。
およびこのウェー・・の表面上に層間絶縁膜を介して形
成される金属配線に断線の発生を避けることができる。
成される金属配線に断線の発生を避けることができる。
第１図Ａ−Ｄは従来のＭＯＥＩ形半導体装置の製造方法
の主要段階での状態を示す断面図、第２図Ａ〜Ｆはこの
発明の一実施例方法の主要段階での状態を示す断面図で
ある。 図において、（１）は半導体基板、（３）は表面絶縁膜
。 （４）は高濃度不純物導入層、（５）はポリシリコン層
。 （６）はマスク層、（８）はソース（またはドレイン）
領域、（９）はドレイン（またはノース）領域、θＱは
高融点金属膜、αηは高融点金属シリサイド膜である。 なお５図中同一符号は同一または相当部分を示す。 代理人 大岩増雄 第１図 第２図
の主要段階での状態を示す断面図、第２図Ａ〜Ｆはこの
発明の一実施例方法の主要段階での状態を示す断面図で
ある。 図において、（１）は半導体基板、（３）は表面絶縁膜
。 （４）は高濃度不純物導入層、（５）はポリシリコン層
。 （６）はマスク層、（８）はソース（またはドレイン）
領域、（９）はドレイン（またはノース）領域、θＱは
高融点金属膜、αηは高融点金属シリサイド膜である。 なお５図中同一符号は同一または相当部分を示す。 代理人 大岩増雄 第１図 第２図
Claims (1)
- 【特許請求の範囲】 ＋１＋ 第１導電形の半導体基板上に形成された表面絶
縁膜の所要部分に開孔部を形成し、この開孔部から、第
２導電形不純物をと起生導体基板内に導入し、高濃度不
純物導入層を形成する笥１の工程、この高濃度不純物導
入層上から上記表面絶縁模上にわたって高融点金１ｌＩ
ｉ嗅を形成し、熱処理してと記高ａ度不純物導入層の表
面に高融点金属シリサイド嗅を形成した後、未反応の上
記高融点金ｍ＠を除去する第２の工程、と記高融点金属
シリサイド膜の上と上記未反応の高融点金属膜の除去に
よって露出した上記表面絶縁膜の上とにわたってポリシ
リコン層を形成する第３の工程、このポリシリコン１曲
の上に、ｈ記高融点金属シリサイド層のとの一部からこ
れに隣接するソース（またけドレイン）領域形成部位に
わたる部分およびドレイン（オたはソース）領域形成部
位に開孔を有するシリコンにエツチングを施し、上記マ
スク層の開孔に対応する開孔を上記ポリシリコン１に形
成する第４の工程、この第４の工程で開孔を形成さね。 た上記ポリシリコン層をマスクとして＠２導電形の不純
物イオンを注入して上記ソース領域およびドレイン領域
を形成する＠５の工程を備えたＭＯ８形半導体装置の製
造方法。 （２） 高融点金属にタングステン、モリブデン。 タンタルおよびチタンからなる群の内から選ばれた１つ
の金属を用いることを特徴とする特許請求の範囲栴１項
記載のＭＯｆ３形半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59077021A JPS60219771A (ja) | 1984-04-16 | 1984-04-16 | Ｍｏｓ形半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59077021A JPS60219771A (ja) | 1984-04-16 | 1984-04-16 | Ｍｏｓ形半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60219771A true JPS60219771A (ja) | 1985-11-02 |
Family
ID=13622098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59077021A Pending JPS60219771A (ja) | 1984-04-16 | 1984-04-16 | Ｍｏｓ形半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60219771A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02164029A (ja) * | 1988-12-19 | 1990-06-25 | Toshiba Corp | 半導体の製法 |
| US5315150A (en) * | 1990-11-28 | 1994-05-24 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same |
-
1984
- 1984-04-16 JP JP59077021A patent/JPS60219771A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02164029A (ja) * | 1988-12-19 | 1990-06-25 | Toshiba Corp | 半導体の製法 |
| US5315150A (en) * | 1990-11-28 | 1994-05-24 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same |
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