JPH02164146A - クロック切り分け回路 - Google Patents

クロック切り分け回路

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JPH02164146A
JPH02164146A JP31919788A JP31919788A JPH02164146A JP H02164146 A JPH02164146 A JP H02164146A JP 31919788 A JP31919788 A JP 31919788A JP 31919788 A JP31919788 A JP 31919788A JP H02164146 A JPH02164146 A JP H02164146A
Authority
JP
Japan
Prior art keywords
clock
multiplexer
counting operation
counter
start signal
Prior art date
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Pending
Application number
JP31919788A
Other languages
English (en)
Inventor
Takashi Saito
隆司 齋藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP31919788A priority Critical patent/JPH02164146A/ja
Publication of JPH02164146A publication Critical patent/JPH02164146A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 例えば、マルチメディア多重化装置に使用するクロック
切り分け回路に関し、 回路規模の縮小、設計工数の削減を図ることを目的とし
、 カウント動作開始信号が入力した時にカウント動作を開
始し、該カウント動作開始信号が断になった時にカウン
ト動作を停止すると共に、カウント値を送出するカウン
タと、n系列のクロックのうちから入力したカウント値
に対応するクロックを選択して出力する該マルチプレク
サと、n系列のクロック状態表示信号のうち、該マルチ
プレクサが選択したクロックのクロック状態表示信号が
障害を表していることを検出した時に該カウント動作開
始信号を送出し1人力するカウント値に対応するクロッ
ク状態表示信号が正常を表していることを検出した時に
該カウント動作開始信号を断にするカウンタ制御手段と
を有する様に構成する。
〔産業上の利用分野〕
本発明は1例えばマルチメディア多重化装置に使用する
クロック切り分け回路に関するものである。
第3図はクロック切り分け回路使用説明図である。図に
示す様にマルチメディア多重化装置12は。
例えば高速ファクシミリ、コンピュータ端末、 PBX
、テレビ会議システムなどの情報を多重・分離して送出
する装置である。また、クロック切り分け回路13はシ
ステムクロック源11から供給されるシステムクロック
に同期したクロックを生成した後。
該マルチメディア多重装置で使用する各種のクロックを
生成する。
この時、装置全体の小型化に対応してこのクロック切り
分け回路も規模の縮小と設計工数の削減を図ることが必
要である。
〔従来の技術〕 第4図は従来例のブロック図を示す。図に示す様にマル
チプレクサ3にはn系列のクロックCに。
〜CK、lが入力し、リードオンリメモリROM 2に
はn系列のクロックが正常状態か障害状態かを示すクロ
ック状態表示信号S1〜Snと現在のROM出力がアド
レスとして入力している。
尚、この状態表示信号は1例えば0の時に正常状態を、
1の時に障害状態を示す。また、ROM 2は種々の状
態のアドレスに対応するクロック選択信号のテーブルを
持っている。
さて、マルチプレクサ3に入力するn系列のクロックC
K、〜CK、が全部正常の場合にはクロック状態表示信
号S1〜S7は全て0になる。そこで、0・・0と現在
のROM出力で構成されるアドレスに対応するクロック
選択信号がROM 2から読み出されてマルチプレクサ
3に入力する。
マルチプレクサはn系列のクロックの中、対応するクロ
ック、例えばCK、を選択して位相同期回路(以下、 
PLLと省略する)4に加えるので、この中の図示しな
い発振器は選択されたクロックに同期する。そして、同
期した発振器の出力を2例えば分周して必要なりロック
を生成する。
次に、マルチプレクサ3で選択されたクロックCK、が
断になるとクロック状態表示信号SIが1になり、 R
OMには1000・・と現在のROM出力で構成される
アドレスが入力するので、このアドレスに対応するクロ
ック選択信号が読み出されてマルチプレクサに加えられ
る。
そこで、マルチプレクサ3は入力したクロック選択信号
に対応して1例えばクロックCK2を選択してPLLに
出力する。更に、選択したクロックCK2断になれば上
記と同じ動作で別の正常なりロックを選択する。
〔発明が解決しようとする課題〕
ここで、クロックの系列が多い場合には1つのROFI
では処理できず、複数個の120Mを使用しなければな
らない場合が生ずる。
例えば、クロックが16系列の場合、アドレスとして1
6クロツクの状態の組み合わせとなるので大きな数とな
り、複数個のROMが必要となる可能性がある。また、
ROMに書き込むアドレス対クロック選択信号のテーブ
ルを作成するための設計工数も増加する。
即ち、回路規模が太き(なり、設計工数が増加する。
本発明は回路規模の縮小、設計工数の削減を図ることを
目的とする。
〔課題を解決する為の手段〕
第1図は本発明の原理ブロック図を示す。
図中、6はカウント動作開始信号が入力した時にカウン
ト動作を開始し、該カウント動作開始信号が断になった
時にカウント動作を停止すると共に、カウント値を送出
するカウンタで、7はn系列のクロックのうちから入力
したカウント値に対応するクロックを選択して出力する
該マルチプレクサである。
また、5はn系列のクロック状態表示信号のうち、該マ
ルチプレクサが選択したクロックのクロック状態表示信
号が障害を示していることを検出した時に該カウント動
作開始信号を送出し、入力するカウント値に対応するク
ロック状態表示信号が正常を示していることを検出した
時に該カウント動作開始信号を断にするカウンタ制御手
段である。
〔作用〕
本発明はROMを使用せず、カウンタ6とデコーダおよ
びゲートで構成したカウント制御手段5を用いて同じ機
能を実現した。
即ち、マルチプレクサ7で選択されたクロックが正常の
場合には対応するクロック状態表示信号は正常を示すの
で、カウント制御手段5からカウント開始信号が加えら
れず、カウンタ6はカウント動作停止状態にあり、カウ
ント値は変化しない。
そこで、マルチプレクサ7は選択されたクロックが継続
して送出される。
しかし、選択されたクロックに障害が発生すると、対応
するクロック状態表示信号が障害を示すので、これを利
用してカウンタ制御手段からカウント動作開始信号を送
出する。
そこで、カウンタのカウント値は1つカウントアツプし
、カウンタ制御手段5に入力するので。
1つアップしたカウント値に対応するクロック状態表示
信号が正常を示すか、障害を示すかを検出し、正常であ
ればカウント動作開始信号の送出を断にするのでカウン
タ6はカウント動作を停止する。これにより、マルチプ
レクサは動作停止したカウント値に対応するクロックを
選択して1選択クロックとして外部に送出する。
しかし、障害であればカウント動作開始信号はそのまま
送出されるので、カウントアツプごとに対応するクロッ
ク状態表示信号の状態を見て、正常を示した時にカウン
ト動作開始信号の送出を断になる。
即ち、ROMを使用しないので9回路規模の縮小。
設計工数の削減が図られる。
〔実施例〕
第2図は本発明の実施例のブロック図を示す。
図において、デコーダ51. ANDゲート52. O
Rゲト531.532.538はカウンタ制御手段5の
構成部分を示す。以下、n=8として動作を説明する。
先ず、クロック状態表示信号S、〜S、はクロックCL
−CKBが全て正常な時は0になる。
また、デコーダ51はカウンタ6の出力が000の時は
2例えば出力端子y+(以下+YI と省略する)のみ
が0で他は全て1.0010時はY2のみが0で他は全
て1と云う様にカランI・値が1つアップするとそれに
対応してOとなる出力端子はYIかうY2へと1つずつ
シフトして行く。
更に、マルチプレクサ7はカウンタ6の出力が000の
時は2例えばクロックCK、を選択し、001の時はC
Kzを選択すると云う様に、カウント値が1つアップす
るとそれに対応して1選択されるクロックが1つずつシ
フトする。
(1)日系列のクロックが全て正常 さて、クロック状態表示信号31〜S6が全て0だから
、カウント動作開始信号はカウンタ6に送られず、カウ
ンタはカウント値000で動作停止状態にある。この時
はマルチプレクサ7はCK、を選択して外部に送出し、
デコーダ51はYlのみがOで+Yt−Yaは1である
からORゲート531は0.ORゲート532〜538
は1を出力し、 ANDゲート52から0のカウント動
作開始信号がカウンタ6のイネーブル(EN)端子に送
られている。
(2)  CKI断、他のCには正常 マルチプレクサ7で選択されたCK、に対応するクロッ
ク状態表示信号S1のみが1になる。この為。
ORゲート531の出力が1になり、 ANDゲート5
2から1のカウント動作開始信号が送出され、カウンタ
6は動作開始し、1カンウドアツプする。
そこで、デコーダ51はY2がOに、 YIIY3〜Y
、は1になるのでORゲート532から0が出力され、
へNDゲート52の出力はOとなり、カウント動作開始
信号がOとなりカウンタは動作を停止する。
マルチプレクサ7は1カウントアツプしたカウント値が
入力するので、クロックCに2を選択して外部に送出す
る。
尚、クロック状態表示信号S2が1の時は1カウンI・
アップした後もANDゲート52から1がカウンタに入
力するので、更に1カウントアツプする。
この時1デコーダはY、が0になり、クロック状態表示
信号S3が0の時はここでカウント動作が停止し、マル
チプレクサはクロックCK、を選択する。
つまり、正常を示すクロック状態表示信号を検出した時
にカウント動作開始信号が0.即ち送出断となる。
これにより、 ROMを使用しないので回路規模の縮小
、設計工数の削減が図れる。
第2図は本発明の実施例のブロック図、第3図はクロッ
ク切り分け回路使用説明図、第4図は従来例のブロック
図を示す。
図において、 5はカウンタ制御手段、 6はカウンタ、 7はマルチプレクサを示す。
〔発明の効果〕
以上詳細に説明した様に本発明によれば9回路規模の縮
小、設計工数の削減が図れると云う効果がある。
【図面の簡単な説明】 第1図は本発明の原理ブロック図、 クロックを刀り分け回目各イ史串イ列吉先明図第3図 本発明の扉は里ブロック図 第 1 図 第 L/−図

Claims (1)

  1. 【特許請求の範囲】 カウント動作開始信号が入力した時にカウント動作を開
    始し、該カウント動作開始信号が断になった時にカウン
    ト動作を停止すると共に、カウント値を送出するカウン
    タ(6)と、n系列(nは正の整数)のクロック(CK
    _1〜CK_n)のうちから入力したカウント値に対応
    するクロックを選択して出力する該マルチプレクサ(7
    )と、 n系列のクロック状態表示信号(S_1〜S_n)のう
    ち、該マルチプレクサが選択したクロックのクロック状
    態表示信号が障害を示していることを検出した時に該カ
    ウント動作開始信号を送出し、入力するカウント値に対
    応するクロック状態表示信号が正常を示していることを
    検出した時に該カウント動作開始信号を断にするカウン
    タ制御手段(5)とを有することを特徴とするクロック
    切り分け回路。
JP31919788A 1988-12-16 1988-12-16 クロック切り分け回路 Pending JPH02164146A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP31919788A JPH02164146A (ja) 1988-12-16 1988-12-16 クロック切り分け回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP31919788A JPH02164146A (ja) 1988-12-16 1988-12-16 クロック切り分け回路

Publications (1)

Publication Number Publication Date
JPH02164146A true JPH02164146A (ja) 1990-06-25

Family

ID=18107497

Family Applications (1)

Application Number Title Priority Date Filing Date
JP31919788A Pending JPH02164146A (ja) 1988-12-16 1988-12-16 クロック切り分け回路

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JP (1) JPH02164146A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08251128A (ja) * 1995-03-10 1996-09-27 Nec Corp 多重化方式

Cited By (1)

* Cited by examiner, † Cited by third party
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JPH08251128A (ja) * 1995-03-10 1996-09-27 Nec Corp 多重化方式

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