JPH0316136A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH0316136A JPH0316136A JP63242779A JP24277988A JPH0316136A JP H0316136 A JPH0316136 A JP H0316136A JP 63242779 A JP63242779 A JP 63242779A JP 24277988 A JP24277988 A JP 24277988A JP H0316136 A JPH0316136 A JP H0316136A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- oscillation
- output
- circuit
- oscillation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル集積回路に関し、特に内部クロック
用の複数の発振回路の１つを選択して使用する集積回路
に関する。
用の複数の発振回路の１つを選択して使用する集積回路
に関する。
従来、システムクロック用の発振回路を内蔵している集
積回路では、発振子をその発振回路から引出した端子に
接続することで発振を行なわせ、その発振信号を内部シ
ステムクロックとして使用している。また、複数の集積
回路と同期動作を行なわせる場合や発振子の使用数量を
少なくする為にその集積回路の発振回路を使用せずに発
振子を接続する端子を通して他の集積回路のクロック出
力を供給するという使用方法もある。
積回路では、発振子をその発振回路から引出した端子に
接続することで発振を行なわせ、その発振信号を内部シ
ステムクロックとして使用している。また、複数の集積
回路と同期動作を行なわせる場合や発振子の使用数量を
少なくする為にその集積回路の発振回路を使用せずに発
振子を接続する端子を通して他の集積回路のクロック出
力を供給するという使用方法もある。
上述の従来の集積回路は、どちらの使用方法にも適用す
ることができなければならない。しかし、発振回路を複
数個有する集積回路でその内部状態によりいずれかの発
振回路の選択を行ってその信号をシステムクロックとす
る集積回路では、他の集積回路と同期動作を行なわせる
ことができない。特に、その集積回路の発振回路の選択
に応じて他のチップも共通めクロックで動作させること
が困難である。
ることができなければならない。しかし、発振回路を複
数個有する集積回路でその内部状態によりいずれかの発
振回路の選択を行ってその信号をシステムクロックとす
る集積回路では、他の集積回路と同期動作を行なわせる
ことができない。特に、その集積回路の発振回路の選択
に応じて他のチップも共通めクロックで動作させること
が困難である。
本発明の目的は、このような欠点を除き、発振用端子か
らの外部クロックを同期させてシステムクロックとして
使用できると共に、使用発振回路を外部でモニタできる
ようにした集積回路を提供することにある。
らの外部クロックを同期させてシステムクロックとして
使用できると共に、使用発振回路を外部でモニタできる
ようにした集積回路を提供することにある。
本発明の構或は、複数の発振回路と、これらの発振回路
の出力信号のいずれを選択するかを保持する選択レジス
タと、この選択レジスタの内容により前記発振信号の１
つを選択してシステムクロックとする第１のゲート手段
とを有する集積回路に於いて、前記選択レジスタの内容
にがかわらず切替信号に従って前記発振回路のうちの第
ｌの発振回路の出力信号をシステムクロックとして選択
する第２のゲート手段と、前記切替信号に従って前記選
択レジスタの内容を前記第１の発振回路以外の発振回路
の発振子接続端子から出力する第３のゲート手段とを有
することを特徴とする。
の出力信号のいずれを選択するかを保持する選択レジス
タと、この選択レジスタの内容により前記発振信号の１
つを選択してシステムクロックとする第１のゲート手段
とを有する集積回路に於いて、前記選択レジスタの内容
にがかわらず切替信号に従って前記発振回路のうちの第
ｌの発振回路の出力信号をシステムクロックとして選択
する第２のゲート手段と、前記切替信号に従って前記選
択レジスタの内容を前記第１の発振回路以外の発振回路
の発振子接続端子から出力する第３のゲート手段とを有
することを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を説明する回路図である。本
実施例の集積回路は、第１の発振回路１０、第２の発振
回路２０、これら発振回路１０．２０の発振子接続端子
１，２，３，４、トランスミッションゲー｝１ １，２
１．８０，ＡＮＤゲート５１．５２、ＯＲゲート５３、
ＮＡＮＤゲート６０、インバータ７０、ラッチ４０がら
構或される。
実施例の集積回路は、第１の発振回路１０、第２の発振
回路２０、これら発振回路１０．２０の発振子接続端子
１，２，３，４、トランスミッションゲー｝１ １，２
１．８０，ＡＮＤゲート５１．５２、ＯＲゲート５３、
ＮＡＮＤゲート６０、インバータ７０、ラッチ４０がら
構或される。
第１の発振回路１０には発振子接続端子１とトランシミ
ッションゲート１１を介して発振子接続端子２が接続さ
れ、発振子接続端子２は同時にＡＮＤゲート５１の一方
の入力となり、ＡＮＤゲート５１の他方の入力はＮＡＮ
Ｄゲート６ｏの出力が入力される．第２の発振回路２ｏ
には発振子接続端子３とトランスミッションゲート２１
を介して発振子接続端子４が接続され、発振子接続端子
４は同時にＡＮＤゲート５２の１つの入力なり、トラン
スミッションゲート８０を介してＡＮＤゲート５２の他
の入力となり、さらにこのトランスミッションゲート８
０を通った信号はＮＡＮＤゲート６０の入力となり、ラ
ッチ４０の出力と接続される。ＡＮＤゲート５２の残り
の入力は通常状態と外部クロック入力状態の切替信号が
切替端子８から入力される。ＡＮＤゲート５２．５１の
出力はそれぞれＯＲゲート５３の入力となり、ＯＲゲー
ト５３の出力は集積回路内のシステムクロックとなる。
ッションゲート１１を介して発振子接続端子２が接続さ
れ、発振子接続端子２は同時にＡＮＤゲート５１の一方
の入力となり、ＡＮＤゲート５１の他方の入力はＮＡＮ
Ｄゲート６ｏの出力が入力される．第２の発振回路２ｏ
には発振子接続端子３とトランスミッションゲート２１
を介して発振子接続端子４が接続され、発振子接続端子
４は同時にＡＮＤゲート５２の１つの入力なり、トラン
スミッションゲート８０を介してＡＮＤゲート５２の他
の入力となり、さらにこのトランスミッションゲート８
０を通った信号はＮＡＮＤゲート６０の入力となり、ラ
ッチ４０の出力と接続される。ＡＮＤゲート５２の残り
の入力は通常状態と外部クロック入力状態の切替信号が
切替端子８から入力される。ＡＮＤゲート５２．５１の
出力はそれぞれＯＲゲート５３の入力となり、ＯＲゲー
ト５３の出力は集積回路内のシステムクロックとなる。
ラッチ４０は通常状態で発振回路１０．２０のいずれか
一方の信号をシステムクロックとするかを選択する内容
を保持するが、この内容の書替部は図示されておらず、
集積回路の他の部分によって行なわれる。
一方の信号をシステムクロックとするかを選択する内容
を保持するが、この内容の書替部は図示されておらず、
集積回路の他の部分によって行なわれる。
通常状態と外部クロックとの切替信号は、集積回路の図
示されない他の部分で発生され、トランスミッションゲ
ート１１，２１のゲート入力及びＡＮＤゲート５２，Ｎ
ＡＮＤゲート６０、インバータ７０に入力され、インバ
ータ７０の出力はトランスミッションゲート８０のゲー
トに入力されている。
示されない他の部分で発生され、トランスミッションゲ
ート１１，２１のゲート入力及びＡＮＤゲート５２，Ｎ
ＡＮＤゲート６０、インバータ７０に入力され、インバ
ータ７０の出力はトランスミッションゲート８０のゲー
トに入力されている。
この回路は、通常状態では切替信号がハイレベルとなっ
ており、トランスミッションゲート１１．２１が導通状
態となっている。また、インバータ７０により切替信号
は反転され、トランスミッションゲート８０は不通状態
となっている。
ており、トランスミッションゲート１１．２１が導通状
態となっている。また、インバータ７０により切替信号
は反転され、トランスミッションゲート８０は不通状態
となっている。
この状態で発振子接続端子１，２間及び端子３．４間に
それぞれ発振子を接続すると、各発振回路１０．２１は
発振子に応じた周波数で発振を開始する。今、ラッチ４
０の出力がハイレベルの時は、ＮＡＮＤ６０の両入力が
ハイレベルとなり、ＮＡＮＤ６ ０の出力がローレベル
となり、ＡＮＤ５１の一人力がローレベルとなり、発振
回路１０の信号はＯＲゲート５２に入力されない。
それぞれ発振子を接続すると、各発振回路１０．２１は
発振子に応じた周波数で発振を開始する。今、ラッチ４
０の出力がハイレベルの時は、ＮＡＮＤ６０の両入力が
ハイレベルとなり、ＮＡＮＤ６ ０の出力がローレベル
となり、ＡＮＤ５１の一人力がローレベルとなり、発振
回路１０の信号はＯＲゲート５２に入力されない。
また、発振回路２０の発振信号は、ＡＮＤ５２の他の入
力がハイレベルであるので、ＡＮＤ５２の出力からＯＲ
５３を通してシステムクロックとなる。また、ラッチ４
０の出力がローレベルの時は、ＡＮＤ５２出力がローレ
ベルに固定され、ＮＡＮＤ６０の出力がハイレベルに固
定されるので、発振回路１０の信号がＡＮＤ５１とＯＲ
５３を通じてシステムクロックとして供給される。
力がハイレベルであるので、ＡＮＤ５２の出力からＯＲ
５３を通してシステムクロックとなる。また、ラッチ４
０の出力がローレベルの時は、ＡＮＤ５２出力がローレ
ベルに固定され、ＮＡＮＤ６０の出力がハイレベルに固
定されるので、発振回路１０の信号がＡＮＤ５１とＯＲ
５３を通じてシステムクロックとして供給される。
また、ラッチ４０の切替タイミングは両発振器１０．２
０の信号の立上り．立下りの切替に同期して行う必要が
あるが、直接関係しないので説明は省略する。
０の信号の立上り．立下りの切替に同期して行う必要が
あるが、直接関係しないので説明は省略する。
さて、外部信号をシステムクロックとして使用する場合
は、切替信号がローレベルとなる。これによって、トラ
ンシミッションゲート１１．２１は不通となり、ＮＡＮ
Ｄゲート６０の出力はハイレベル固定、ＡＮＤ５２の出
力はローレベル固定となる。従って、発振子接続端子２
からの外部クロツクがＯＲゲート５３を通してシステム
クロックとなる．また、インバータ７０の出力がハイレ
ベルとなるので、ラッチ４０の出力がトランスミッショ
ンゲート８０を通して発振子接続端子４から出力される
。
は、切替信号がローレベルとなる。これによって、トラ
ンシミッションゲート１１．２１は不通となり、ＮＡＮ
Ｄゲート６０の出力はハイレベル固定、ＡＮＤ５２の出
力はローレベル固定となる。従って、発振子接続端子２
からの外部クロツクがＯＲゲート５３を通してシステム
クロックとなる．また、インバータ７０の出力がハイレ
ベルとなるので、ラッチ４０の出力がトランスミッショ
ンゲート８０を通して発振子接続端子４から出力される
。
第２図は本発明の第２の実施例を示す回路図である。本
実施例は、第１の実施例に対し、第３の発振子回路３０
、その発振子接続端子５，６、トランスミッションゲー
ト３１，８１、ラッチ４１、デコーダ９０，ＡＮＤゲー
ト５３が追加され、またＯＲゲート５４は３人カゲート
となり、ＡＮＤゲート５３の出力が挿入されている。ラ
ッチ４０とラッチ４１の出力をデコーダ９０によりデコ
ードし、このデコード出力によりＡＮＤ５１．５２．５
３のいずれかを選択的に有効とする点である。
実施例は、第１の実施例に対し、第３の発振子回路３０
、その発振子接続端子５，６、トランスミッションゲー
ト３１，８１、ラッチ４１、デコーダ９０，ＡＮＤゲー
ト５３が追加され、またＯＲゲート５４は３人カゲート
となり、ＡＮＤゲート５３の出力が挿入されている。ラ
ッチ４０とラッチ４１の出力をデコーダ９０によりデコ
ードし、このデコード出力によりＡＮＤ５１．５２．５
３のいずれかを選択的に有効とする点である。
本実施例では、発振回路１０〜３０の選択に２ビットの
ラッチが必要であり、その情報をそれぞれ発振子接続端
子４，６から出力することができる． 〔発明の効果〕 以上説明したように本発明は、複数の発振回路の１つを
内部の動作状態に応じてシステムクロックとする集積回
路に、内部のクロック切替を強制的に禁止する手段と、
クロック切替状態を外部へ出力する手段とを付加するこ
とにより、内蔵発振回路を使用せずに外部から供給され
るクロツクで他のチップと同期動作を行うことができる
と共に、内部のクロック切替の状態を外部へ出力してい
るので、これを使用して外部からの供給クロツク周波数
を変化させることも可能であるという効果がある。
ラッチが必要であり、その情報をそれぞれ発振子接続端
子４，６から出力することができる． 〔発明の効果〕 以上説明したように本発明は、複数の発振回路の１つを
内部の動作状態に応じてシステムクロックとする集積回
路に、内部のクロック切替を強制的に禁止する手段と、
クロック切替状態を外部へ出力する手段とを付加するこ
とにより、内蔵発振回路を使用せずに外部から供給され
るクロツクで他のチップと同期動作を行うことができる
と共に、内部のクロック切替の状態を外部へ出力してい
るので、これを使用して外部からの供給クロツク周波数
を変化させることも可能であるという効果がある。
第１図，第２図は本発明の第１および第２の実施例の回
路図である。 １〜６・・・発振子接続端子、７・・・クロツク端子、
８・・・切替端子、１０，２０．３０・・・発振回路、
１１，２１，３１，８０．８１・・・トランスミッショ
ンゲート、４０．４１・・・ラッチ、５１〜５３・・・
ＡＮＤゲート、５４・・・ＮＯＲゲート、６０・・・Ｎ
ＡＮＤゲート、７０・・・インバータ、９０・・・デコ
ーダ。
路図である。 １〜６・・・発振子接続端子、７・・・クロツク端子、
８・・・切替端子、１０，２０．３０・・・発振回路、
１１，２１，３１，８０．８１・・・トランスミッショ
ンゲート、４０．４１・・・ラッチ、５１〜５３・・・
ＡＮＤゲート、５４・・・ＮＯＲゲート、６０・・・Ｎ
ＡＮＤゲート、７０・・・インバータ、９０・・・デコ
ーダ。
Claims (1)
- 複数の発振回路と、これらの発振回路の出力信号のい
ずれを選択するかを保持する選択レジスタと、この選択
レジスタの内容により前記発振信号の１つを選択してシ
ステムクロックとする第１のゲート手段とを有する集積
回路に於いて、前記選択レジスタの内容にかかわらず切
替信号に従って前記発振回路のうちの第１の発振回路の
出力信号をシステムクロックとして選択する第２のゲー
ト手段と、前記切替信号に従って前記選択レジスタの内
容を前記第１の発振回路以外の発振回路の発振子接続端
子から出力する第３のゲート手段とを有することを特徴
とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242779A JPH0821592B2 (ja) | 1988-09-27 | 1988-09-27 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242779A JPH0821592B2 (ja) | 1988-09-27 | 1988-09-27 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0316136A true JPH0316136A (ja) | 1991-01-24 |
| JPH0821592B2 JPH0821592B2 (ja) | 1996-03-04 |
Family
ID=17094160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63242779A Expired - Lifetime JPH0821592B2 (ja) | 1988-09-27 | 1988-09-27 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821592B2 (ja) |
-
1988
- 1988-09-27 JP JP63242779A patent/JPH0821592B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0821592B2 (ja) | 1996-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960703289A (ko) | 이중 래치 클럭 레벨-민감성 스캔 디자인 및 그 제어방법 (dual latch clocked lssd and method) | |
| KR19980060850A (ko) | 반도체 메모리 소자의 전력소모 방지 장치 | |
| JP2000002754A (ja) | スキャンフリップフロップ回路 | |
| US5656959A (en) | Clock synthesizer dual function pin system and method therefor | |
| US4876704A (en) | Logic integrated circuit for scan path system | |
| US6795932B2 (en) | Clock switchover circuit | |
| EP0915566A2 (en) | Reset circuit for flipflop | |
| US4733377A (en) | Asynchronous semiconductor memory device | |
| US5200647A (en) | High-speed signal multiplexing circuit for multiplexing high-speed signals | |
| KR100291126B1 (ko) | 복수개의서브-회로및클럭신호재생회로를구비하는회로장치 | |
| JPH0316136A (ja) | 集積回路 | |
| US20040095166A1 (en) | Clock switching circuit | |
| JP2849007B2 (ja) | 半導体集積回路 | |
| US5818286A (en) | Integrated circuit device capable of making a burn-in setting and test mode setting to run a burn-in and a test mode operation | |
| US5577005A (en) | Circuit for using chip information | |
| US6397342B1 (en) | Device with a clock output circuit | |
| JP2964799B2 (ja) | 半導体集積回路 | |
| KR100211120B1 (ko) | 클럭분주회로 | |
| JPH01194014A (ja) | クロック切換装置 | |
| KR100199190B1 (ko) | 데이타 포착회로 | |
| JP2575221B2 (ja) | Ｐｌｌ回路 | |
| JPS63241372A (ja) | 論理回路 | |
| JP3222251B2 (ja) | 半導体集積回路装置のテスト補助回路 | |
| KR200212872Y1 (ko) | 레지스터셋팅장치 | |
| US6067630A (en) | Signal processor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080304 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090304 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090304 Year of fee payment: 13 |