JPH02165124A - アクティブマトリクス型液晶表示装置およびその駆動方法 - Google Patents
アクティブマトリクス型液晶表示装置およびその駆動方法Info
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- JPH02165124A JPH02165124A JP63321292A JP32129288A JPH02165124A JP H02165124 A JPH02165124 A JP H02165124A JP 63321292 A JP63321292 A JP 63321292A JP 32129288 A JP32129288 A JP 32129288A JP H02165124 A JPH02165124 A JP H02165124A
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- Japan
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- thin film
- line
- scan canvas
- scan
- capacitors
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- Pending
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
薄膜トランジスタマトリクス、特にゲート接続対向マト
リクス方式の薄膜トランジスタマトリクスの改良に関し
、 ゲート接続対向マトリクス方式において、非選択時にゲ
ートバイアス電圧をドレインに対して負電位とすること
を可能にすることを目的とし、対向配置した一対の絶縁
性基板の一方の表面に、液晶を電気的に制御する複数の
表示電極および該表示電極を駆動する複数の薄膜トラン
ジスタを互いに対応付けてマトリクス状に配列し、前記
表示電極と薄膜トランジスタの組よりなる各画素間に行
方向に沿ってスキャンバスラインを配設すると七もに、
前記行方向の各薄膜トランジスタの制御電極を対応する
スキャンバスラインに共通接続し、一対の被制御電極の
−・方を対応する表示電極に、他方を走査順位が次位の
隣接スキャンバスラインに接続したゲート接続対向マト
リクス方式の構成において、行方向の画素を挟んで隣接
する２本のスキャンバスライン間を画素ごとに直列接続
した２つのコンデンサで橋絡し、両コンデンサの接続点
に該画素を構成する薄膜トランジスタの制御電極を接続
した構成とする。
リクス方式の薄膜トランジスタマトリクスの改良に関し
、 ゲート接続対向マトリクス方式において、非選択時にゲ
ートバイアス電圧をドレインに対して負電位とすること
を可能にすることを目的とし、対向配置した一対の絶縁
性基板の一方の表面に、液晶を電気的に制御する複数の
表示電極および該表示電極を駆動する複数の薄膜トラン
ジスタを互いに対応付けてマトリクス状に配列し、前記
表示電極と薄膜トランジスタの組よりなる各画素間に行
方向に沿ってスキャンバスラインを配設すると七もに、
前記行方向の各薄膜トランジスタの制御電極を対応する
スキャンバスラインに共通接続し、一対の被制御電極の
−・方を対応する表示電極に、他方を走査順位が次位の
隣接スキャンバスラインに接続したゲート接続対向マト
リクス方式の構成において、行方向の画素を挟んで隣接
する２本のスキャンバスライン間を画素ごとに直列接続
した２つのコンデンサで橋絡し、両コンデンサの接続点
に該画素を構成する薄膜トランジスタの制御電極を接続
した構成とする。
本発明は薄膜トランジスタマトリクス、特にゲート接続
対向７トリクス方式の薄膜トランジスタマトリクスの改
良に関する。
対向７トリクス方式の薄膜トランジスタマトリクスの改
良に関する。
この種のアクティブマトリクス型液晶表示装置は、薄膜
トランジスタ（ＴＰＴ）が液晶セルに対する電圧供給用
のスイッチング素子として働くため、各セルの電圧を正
確に制御することができ、大容量５階調表示に適した表
示装置である。そこで昨今では、ポケットＴＶの表示装
置として既に商品化されているのを始め、ＯＡ端末機器
の表示装置を目指して盛んな開発が行われている。
トランジスタ（ＴＰＴ）が液晶セルに対する電圧供給用
のスイッチング素子として働くため、各セルの電圧を正
確に制御することができ、大容量５階調表示に適した表
示装置である。そこで昨今では、ポケットＴＶの表示装
置として既に商品化されているのを始め、ＯＡ端末機器
の表示装置を目指して盛んな開発が行われている。
ＯＡ端末機器の表示装置などのように、画面サイズの大
きい表示装置を実現するためには、画素数に応じて多数
のトランジスタを無欠陥で形成することが必要で、これ
は必ずしも容易ではない。
きい表示装置を実現するためには、画素数に応じて多数
のトランジスタを無欠陥で形成することが必要で、これ
は必ずしも容易ではない。
多数のトランジスタを欠陥なく作製することを容易とす
ることを目的として、ＴＦＴＩ仮にパスライン交差部が
存在せず、且つ製造工程数を少なくすることができる、
ゲート接続対向マｌ−リクス方式と称される薄膜トラン
ジスタマトリクスが、特願昭６１−２１２６９６号によ
り提案されている。
ることを目的として、ＴＦＴＩ仮にパスライン交差部が
存在せず、且つ製造工程数を少なくすることができる、
ゲート接続対向マｌ−リクス方式と称される薄膜トラン
ジスタマトリクスが、特願昭６１−２１２６９６号によ
り提案されている。
この方式は、液晶等の表示媒体を挟んで対向配置された
ＴＰＴ基板Ｐと対向基板Ｐ′のいずれにも、表面にパス
ラインの交差部が存在しない。
ＴＰＴ基板Ｐと対向基板Ｐ′のいずれにも、表面にパス
ラインの交差部が存在しない。
第５図（ａ）、 （ｂ）は、上記方式の画素１個分の構
成を示す等価回路図、およびＴＰＴマトリクスの構成を
示す分解斜視図である。
成を示す等価回路図、およびＴＰＴマトリクスの構成を
示す分解斜視図である。
同図に見られる如くこの方式では、Ｔ Ｐ Ｔ 基板２
表面には、マトリクス状に配列された複数個の画素電極
と、この画素電極の各行対応に配設されたスキャンバス
ラインＳＢと、各画素電極ごとに設けられた駆動用のＴ
ＦＴｌを有し、各画素駆動用のＴＦＴＩのゲーｉ−電極
Ｇは、その画素電極を選択するためのスキャンバスライ
ンＳＢに接続し、ドレイン電極りは走査順位が後位の隣
接スキャンバスライン（図に符号ＳＢ″で示す）に接続
している。一方、上記各画素に表示データを供給するデ
ータバスラインは、対向基板Ｐ°裏表面上記画素電極の
列対応にストライブ状に形成され、対向電極を兼ねでい
る。液晶セルは液晶を挟んで対向する画素電極と対向電
極により形成される。
表面には、マトリクス状に配列された複数個の画素電極
と、この画素電極の各行対応に配設されたスキャンバス
ラインＳＢと、各画素電極ごとに設けられた駆動用のＴ
ＦＴｌを有し、各画素駆動用のＴＦＴＩのゲーｉ−電極
Ｇは、その画素電極を選択するためのスキャンバスライ
ンＳＢに接続し、ドレイン電極りは走査順位が後位の隣
接スキャンバスライン（図に符号ＳＢ″で示す）に接続
している。一方、上記各画素に表示データを供給するデ
ータバスラインは、対向基板Ｐ°裏表面上記画素電極の
列対応にストライブ状に形成され、対向電極を兼ねでい
る。液晶セルは液晶を挟んで対向する画素電極と対向電
極により形成される。
通常ドレイン電極りは１記スキヤンパスラインＳＢおよ
びデータバスラインＤＢとは別に設けたコモンパスライ
ンに接続されるが、本方式では、ドレイン電極りを隣接
するスキャンハスラインに接続することによりコモンパ
スラインを不要化し、スキャンバスラインＳＢはＴＦＴ
基板基板上に、データバスラインＤＢは対向基板Ｐ゛上
に配置したことにより、パスラインが一切交差しないよ
うにした。
びデータバスラインＤＢとは別に設けたコモンパスライ
ンに接続されるが、本方式では、ドレイン電極りを隣接
するスキャンハスラインに接続することによりコモンパ
スラインを不要化し、スキャンバスラインＳＢはＴＦＴ
基板基板上に、データバスラインＤＢは対向基板Ｐ゛上
に配置したことにより、パスラインが一切交差しないよ
うにした。
〔発明が解決しようとする課題〕
この方式は以、トの如く、構造的にはパスラインの交差
部が存在しないという利点がある反面、駆動に際し、液
晶セルＬＣの電圧保持期間にトランジスタのゲート電極
Ｇとドレイン電極りが同電位となるため、ゲート電圧＝
０におけるオフ電流が充分に低いこと、即ち闇値電圧■
いを正にすることが必要である。
部が存在しないという利点がある反面、駆動に際し、液
晶セルＬＣの電圧保持期間にトランジスタのゲート電極
Ｇとドレイン電極りが同電位となるため、ゲート電圧＝
０におけるオフ電流が充分に低いこと、即ち闇値電圧■
いを正にすることが必要である。
しかしながら、ＴＰＴに用いるゲート絶縁膜中には正の
固定電荷が生じ易く、結果として闇値電圧ｖｔｔ＋が負
になりやすいという傾向にある。
固定電荷が生じ易く、結果として闇値電圧ｖｔｔ＋が負
になりやすいという傾向にある。
本発明は、ゲート接続対向マトリクス方式において、非
選択時にゲートバイアス電圧をドレインに対して負電位
としてＴＰＴを非導通状態に保ち、書き込み後の電荷を
保持できるようにすることを目的とする。
選択時にゲートバイアス電圧をドレインに対して負電位
としてＴＰＴを非導通状態に保ち、書き込み後の電荷を
保持できるようにすることを目的とする。
第１図により本発明の詳細な説明する。
同図に見られる如く、本発明はゲート接続対向マトリク
ス型液晶表示装置において、行方向の画素を挟んで隣接
する２本のスキャンバスラインＳＢおよびＳＢ’間を、
画素ごとに直列接続した２つのコンデンサＣＩとＣｔで
橋絡し、両コンデンサの接続点に該画素を構成するＴＦ
ＴｌのゲートＧを接続した。
ス型液晶表示装置において、行方向の画素を挟んで隣接
する２本のスキャンバスラインＳＢおよびＳＢ’間を、
画素ごとに直列接続した２つのコンデンサＣＩとＣｔで
橋絡し、両コンデンサの接続点に該画素を構成するＴＦ
ＴｌのゲートＧを接続した。
なお、ゲート接続対向マトリクス型では、ＴＦＴｌの一
方の被制御電極（例えばソースＳ）は液晶セルＬＣＯＴ
ＦＴＩ板側にある表示電極已に、他方の被制御電極（例
えばドレインＤ）は走査順位が次位のスキャンバスライ
ンＳＢ’に接続されることは、前述した通りである。
方の被制御電極（例えばソースＳ）は液晶セルＬＣＯＴ
ＦＴＩ板側にある表示電極已に、他方の被制御電極（例
えばドレインＤ）は走査順位が次位のスキャンバスライ
ンＳＢ’に接続されることは、前述した通りである。
このような構成とした場合、コンデンサＣ２と０２には
、アドレス後ＴＰＴのドレインに対し、負の電荷蓄積が
行なわれるので、２つのコンデンサＣ１と０２の中点に
接続されたゲートはドレインに対し負電位が印加される
こととなり、ＴＰＴは常に完全にオフ状態とすることが
できる。
、アドレス後ＴＰＴのドレインに対し、負の電荷蓄積が
行なわれるので、２つのコンデンサＣ１と０２の中点に
接続されたゲートはドレインに対し負電位が印加される
こととなり、ＴＰＴは常に完全にオフ状態とすることが
できる。
以下本発明の一実施例を第２図〜第４図により説明する
。
。
第２図は本発明一実施例の構成を示す等価回路図で、同
図に示すように本実施例では、各画素ごとに、各画素対
応のスキャンバスライン（例えばＳＢ、）と走査順位が
次位のスキャンバスライン（例えば５８２）間を、直列
に接続した２個のコンデンサＣ，，Ｃ２で橋絡する。こ
こで、前位のスキャンハスライン側にコンデンサＣ５、
後位のスキャンバスライン側にコンデンサＣ２を接続す
るものとする。
図に示すように本実施例では、各画素ごとに、各画素対
応のスキャンバスライン（例えばＳＢ、）と走査順位が
次位のスキャンバスライン（例えば５８２）間を、直列
に接続した２個のコンデンサＣ，，Ｃ２で橋絡する。こ
こで、前位のスキャンハスライン側にコンデンサＣ５、
後位のスキャンバスライン側にコンデンサＣ２を接続す
るものとする。
更に各画素とも、２個のコンデンサｃ、、Ｃ２の中点Ｐ
＋、Ｐｚ、Ｐｓに、各画素駆動用の薄膜トランジスタＴ
Ｉ Ｔ２ 、ＴｅｌのゲートＧを接続する。
＋、Ｐｚ、Ｐｓに、各画素駆動用の薄膜トランジスタＴ
Ｉ Ｔ２ 、ＴｅｌのゲートＧを接続する。
各薄膜トランジスタＴ１、Ｔｔ 、Ｔ３の被制御電極の
一方（例えばソース電極）Ｓは、液晶セルＬＣの表示電
極已に、他方（例えばドレイン電極）Ｄは、走査順位が
次位のスキャンバスラインＳＢｔ 、ＳＢ、、ＳＢ、に
接続する。
一方（例えばソース電極）Ｓは、液晶セルＬＣの表示電
極已に、他方（例えばドレイン電極）Ｄは、走査順位が
次位のスキャンバスラインＳＢｔ 、ＳＢ、、ＳＢ、に
接続する。
なお、同図のＰａ、Ｐ２．Ｐａ。Ｐ、は各スキャンバス
ラインＳＢ＋ 、ＳＢｚ 、ＳＢ３ 、ＳＢ４とコンデ
ンサとの接続点を示す。
ラインＳＢ＋ 、ＳＢｚ 、ＳＢ３ 、ＳＢ４とコンデ
ンサとの接続点を示す。
上記コンデンサＣ＋、Ｃｚの容量を、本実施例では凡そ
５ｐＦとした。
５ｐＦとした。
このように構成した本実施例の動作を、第３図（ａ）〜
（ｆ）により説明する。
（ｆ）により説明する。
時刻む、においでスキャンバスラインＳＢ、。
ＳＢ、から見た駆動回路のインピーダンスを低（Ｌ）と
し、スキャンバスラインＳ Ｂ ＋に走査信号として■
なる正電位（第３図（ａ）参照）、ＳＢ２に０〔■〕を
印加する。これに同期してデータバスラインＤＢから表
示データが供給される。
し、スキャンバスラインＳ Ｂ ＋に走査信号として■
なる正電位（第３図（ａ）参照）、ＳＢ２に０〔■〕を
印加する。これに同期してデータバスラインＤＢから表
示データが供給される。
ここで、ゲート入力容量が約０．０５ｐＦ程度であれば
、コンデンサＣ＋、Ｃｚの容量より非常に小さいので、
これの影響は殆ど無視でき、その中点Ｐ１の電圧〔第３
図（ｄ）参照）はスキャンバスラインＳＢ、、ＳＢｚ間
に印加した電圧■のほぼ半分の電圧となり、薄膜トラン
ジスタＴ１をオンとすることができ、データバスライン
ＤＢから供給された表示データは、液晶セルＬＣに書き
込まれる。
、コンデンサＣ＋、Ｃｚの容量より非常に小さいので、
これの影響は殆ど無視でき、その中点Ｐ１の電圧〔第３
図（ｄ）参照）はスキャンバスラインＳＢ、、ＳＢｚ間
に印加した電圧■のほぼ半分の電圧となり、薄膜トラン
ジスタＴ１をオンとすることができ、データバスライン
ＤＢから供給された表示データは、液晶セルＬＣに書き
込まれる。
スキャンバスラインＳ Ｂ ＋ のアドレスが終了し、
次のスキャンバスラインＳＢ、のアドレスが開始される
時刻ｔ２において、スキャンバスラインＳＢ、、ＳＢ、
、ＳＢ３から見た駆動回路のインピーダンスを低“ （
Ｌ）として、スキャンバスラインＳＢ、の電位を０〔■
〕とし、スキャンバスラインＳＢ、に■なる正電位を印
加すると〔第３図（ｂ）参照〕、同様にして２つのコン
デンサの中点Ｐ３の電位はほぼＶ／２となり〔第３図（
（至）参照）、薄膜トランジスタＴ、はオンとなる。
次のスキャンバスラインＳＢ、のアドレスが開始される
時刻ｔ２において、スキャンバスラインＳＢ、、ＳＢ、
、ＳＢ３から見た駆動回路のインピーダンスを低“ （
Ｌ）として、スキャンバスラインＳＢ、の電位を０〔■
〕とし、スキャンバスラインＳＢ、に■なる正電位を印
加すると〔第３図（ｂ）参照〕、同様にして２つのコン
デンサの中点Ｐ３の電位はほぼＶ／２となり〔第３図（
（至）参照）、薄膜トランジスタＴ、はオンとなる。
この特売にアドレスを終了した画素のコンデンサＣ，，
Ｃ，の中点Ｐ１の電位は、Ｔ、のドレインＤに対して−
Ｖ／２となるため〔第３図（ｄ）参照〕、アドレスを終
了した薄膜トランジスタＴ１はオフ状態となる。
Ｃ，の中点Ｐ１の電位は、Ｔ、のドレインＤに対して−
Ｖ／２となるため〔第３図（ｄ）参照〕、アドレスを終
了した薄膜トランジスタＴ１はオフ状態となる。
時刻も、においてスキャンバスラインＳＢ、から見た駆
動回路のインピーダンスを“高゛ （Ｈ）とすると、こ
のインピーダンスと各画素に設けられたコンデンサＣ，
，Ｃ，で構成されるＣＲ時定数により、Ｃ２の両端電位
が減衰する。しかし１フレームが約３０ｍｓ程度である
ので、この時定数が０．１Ｓ程度であればここでこの減
衰はごく僅かであり、次のアドレスまで充分薄膜トラン
ジスタＴ、をオフにしておくことができる。
動回路のインピーダンスを“高゛ （Ｈ）とすると、こ
のインピーダンスと各画素に設けられたコンデンサＣ，
，Ｃ，で構成されるＣＲ時定数により、Ｃ２の両端電位
が減衰する。しかし１フレームが約３０ｍｓ程度である
ので、この時定数が０．１Ｓ程度であればここでこの減
衰はごく僅かであり、次のアドレスまで充分薄膜トラン
ジスタＴ、をオフにしておくことができる。
この時必要とされるインピーダンスＲは、１ラインの画
素数を１０００個とすると、 Ｒ≧０．１／１０００（５／２）・１０−” ＝４０Ｍ
Ωとなり、これはゲート接地のＭＯ３出力回路の出力イ
ンピーダンスで実現できる。従って、コンデンサＣ，，
ＣＲの中点Ｐ、の負電圧を１００ｍ５以上保持できるの
で、１フレームの間薄膜トランジスタＴ、を充分にオフ
しておくことができる。
素数を１０００個とすると、 Ｒ≧０．１／１０００（５／２）・１０−” ＝４０Ｍ
Ωとなり、これはゲート接地のＭＯ３出力回路の出力イ
ンピーダンスで実現できる。従って、コンデンサＣ，，
ＣＲの中点Ｐ、の負電圧を１００ｍ５以上保持できるの
で、１フレームの間薄膜トランジスタＴ、を充分にオフ
しておくことができる。
以下同様にして、時刻も、においてスキャンバスライン
ＳＢ、に■なる正の電圧を印加し、スキャンバスライン
ＳＢ、を０ （Ｖ）として〔第３図（Ｃ）参照〕、薄膜
トランジスタＴ、をオンにする。
ＳＢ、に■なる正の電圧を印加し、スキャンバスライン
ＳＢ、を０ （Ｖ）として〔第３図（Ｃ）参照〕、薄膜
トランジスタＴ、をオンにする。
この時には、薄膜トランジスタＴｔの電位がほぼ一■／
２となり〔第３図（ｆ）参照〕、Ｔ２はオフとなる。
２となり〔第３図（ｆ）参照〕、Ｔ２はオフとなる。
このように本実施例は、駆動回路の出力インピーダンス
を、アドレスするスキャンバスラインと走査順位がその
前後のスキャンバスラインに対して“低°とし、他のス
キャンバスラインに対しては°高°として、通常と同様
に走査信号および表示データを印加することによって駆
動することができ、しかも、アドレス時以外は薄膜トラ
ンジスタのゲート電位をドレインの電位に対して負とす
ることができるので、非選択時には薄膜トランジスタを
確実にオフとすることができる。
を、アドレスするスキャンバスラインと走査順位がその
前後のスキャンバスラインに対して“低°とし、他のス
キャンバスラインに対しては°高°として、通常と同様
に走査信号および表示データを印加することによって駆
動することができ、しかも、アドレス時以外は薄膜トラ
ンジスタのゲート電位をドレインの電位に対して負とす
ることができるので、非選択時には薄膜トランジスタを
確実にオフとすることができる。
次に上記一実施例を具体化した例を、第４図（ａ）〜（
Ｃ）により説明する。
Ｃ）により説明する。
同図（ａ）は１画素分の各部の配置を示す要部平面図で
、ＳＢは当該画素を選択するためのスキャンバスライン
、ＳＢ’ は走査順位が次位のスキャンバスラインで、
Ａｎ膜のような導電膜により形成する。また、ＥはＩＴ
Ｏ膜のような透明導電膜からなる表示電極、ＧはＣｒ（
クロム）等からなるゲート電極、ＳおよびＤはソース・
ドレイン電極、Ｃ９及びＣ２はコンデンサを示す。
、ＳＢは当該画素を選択するためのスキャンバスライン
、ＳＢ’ は走査順位が次位のスキャンバスラインで、
Ａｎ膜のような導電膜により形成する。また、ＥはＩＴ
Ｏ膜のような透明導電膜からなる表示電極、ＧはＣｒ（
クロム）等からなるゲート電極、ＳおよびＤはソース・
ドレイン電極、Ｃ９及びＣ２はコンデンサを示す。
上記ソース・ドレイン電極Ｓ、Ｄは、（ａ）のＡＡ矢視
部断面を示す（ｂ）に見られるように、ガラス基板２上
に形成されたゲート電極Ｇを被覆するＳｉＮ膜３のよう
なゲート絶縁膜、動作半導体層としてのａ−３ｉ膜４．
コンタクト層としてのｎ゛ａ−Ｓｉ膜５．Ｔｉ（チタン
）膜６のような導電膜を積層し、これらを所定のパター
ンに従って選択的にエツチングして形成する。
部断面を示す（ｂ）に見られるように、ガラス基板２上
に形成されたゲート電極Ｇを被覆するＳｉＮ膜３のよう
なゲート絶縁膜、動作半導体層としてのａ−３ｉ膜４．
コンタクト層としてのｎ゛ａ−Ｓｉ膜５．Ｔｉ（チタン
）膜６のような導電膜を積層し、これらを所定のパター
ンに従って選択的にエツチングして形成する。
このようにして形成したソース・ドレイン電極の一方（
参照符号Ｓで示す）は、前述の表示電極Ｅと一部を重ね
合わせることによって接続する。
参照符号Ｓで示す）は、前述の表示電極Ｅと一部を重ね
合わせることによって接続する。
また、他方（参照符号りで示す）は次位のスキャンバス
ラインＳＢ’ と、重なり合った部分にレーザ光を照射
してその部分を溶融させ、上層のＴｉ膜６とスキャンバ
スラインＳＢ’を構成するＡ１膜とを、ＳｉＮ膜３を貫
通して接続する。
ラインＳＢ’ と、重なり合った部分にレーザ光を照射
してその部分を溶融させ、上層のＴｉ膜６とスキャンバ
スラインＳＢ’を構成するＡ１膜とを、ＳｉＮ膜３を貫
通して接続する。
コンデンサＣ１及びＣ２の構造は、（ａ）のＢ−Ｂ矢視
部断面を示す（Ｃ）に見られるように、スキャンバスラ
インＳＢ、ＳＢ’から導出され、先端を互いに近接して
対向するように形成されたＡ１膜７および７°上を橋絡
する如く、ＴａｚＯｓ膜８を介してＣｒ膜９を形成する
。このＣｒ膜９の延長部は、前述のゲート電極Ｇを形成
している。
部断面を示す（Ｃ）に見られるように、スキャンバスラ
インＳＢ、ＳＢ’から導出され、先端を互いに近接して
対向するように形成されたＡ１膜７および７°上を橋絡
する如く、ＴａｚＯｓ膜８を介してＣｒ膜９を形成する
。このＣｒ膜９の延長部は、前述のゲート電極Ｇを形成
している。
上記Ａｌ膜７，７゛とＣｒ膜９は絶縁膜であるＴａｚＯ
ｓ膜８を介して対向しているので、２つの平行平板型の
コンデンサＣＩ及びＣｔを構成する。
ｓ膜８を介して対向しているので、２つの平行平板型の
コンデンサＣＩ及びＣｔを構成する。
以上のようにして本実施例を具体化できる。本実施例で
２つのコンデンサＣ，，Ｃ２を構成するのに用いた材料
は、薄膜トランジスタマトリクスに通常使用される材料
であるので、 以上述べた如く本実施例は、通常の薄膜トランジスタマ
トリクスの構成材料を用いて製作できるので、製造工程
や特性および信頼性に悪影響を及ぼすおそれはなく、ゲ
ート接続対向マトリクス型の液晶表示装置の駆動用薄膜
トランジスタを、非選択時にゲートバイアス電圧がドレ
インに対して負電位となるので、その間非導通状態を保
つことがきて、書き込み後の電荷を充分に保持できる。
２つのコンデンサＣ，，Ｃ２を構成するのに用いた材料
は、薄膜トランジスタマトリクスに通常使用される材料
であるので、 以上述べた如く本実施例は、通常の薄膜トランジスタマ
トリクスの構成材料を用いて製作できるので、製造工程
や特性および信頼性に悪影響を及ぼすおそれはなく、ゲ
ート接続対向マトリクス型の液晶表示装置の駆動用薄膜
トランジスタを、非選択時にゲートバイアス電圧がドレ
インに対して負電位となるので、その間非導通状態を保
つことがきて、書き込み後の電荷を充分に保持できる。
全にオフとすることができるので、充分なデータストレ
ージが可能となり、鮮明な画像を得ることが可能となる
。
ージが可能となり、鮮明な画像を得ることが可能となる
。
第１図は本発明の構成説明図、
第２図は本発明一実施例の構成説明図、第３図（ａ）〜
（ｆ）は上記一実施例の駆動波形図、第４図（ａ）〜（
Ｃ）は上記一実施例の構造説明図、第５図（ａ）、 （
ｂ）は従来のゲート接続対向マトリクス方式の問題点説
明図である。 図において、１は薄膜トランジスタ（ＴＰＴ）、２は絶
縁性基板（ガラス基板）、Ｇはゲート電極、Ｓ、Ｄはソ
ース・ドレイン電極、ＳＢ、ＳＢ’ＳＢ、〜ＳＢ、はス
キャンバスライン、ＤＢはデータバスライン、Ｔ、〜Ｔ
３は薄膜トランジスタを示す。 〔発明の効果〕 以上説明した如く本発明によれば、ＴＰＴを完／￥亮口
胎講Ａ″設明国 第１図 卆禿θ月−ブ「オ台（りむＡ戒′値ｉ口月図第２図 ｔｅｔ＋ｔｚｔｓｔｓｔｉｔ＆ 本発明−矢蛇例弓乙動廉形図 第３図
（ｆ）は上記一実施例の駆動波形図、第４図（ａ）〜（
Ｃ）は上記一実施例の構造説明図、第５図（ａ）、 （
ｂ）は従来のゲート接続対向マトリクス方式の問題点説
明図である。 図において、１は薄膜トランジスタ（ＴＰＴ）、２は絶
縁性基板（ガラス基板）、Ｇはゲート電極、Ｓ、Ｄはソ
ース・ドレイン電極、ＳＢ、ＳＢ’ＳＢ、〜ＳＢ、はス
キャンバスライン、ＤＢはデータバスライン、Ｔ、〜Ｔ
３は薄膜トランジスタを示す。 〔発明の効果〕 以上説明した如く本発明によれば、ＴＰＴを完／￥亮口
胎講Ａ″設明国 第１図 卆禿θ月−ブ「オ台（りむＡ戒′値ｉ口月図第２図 ｔｅｔ＋ｔｚｔｓｔｓｔｉｔ＆ 本発明−矢蛇例弓乙動廉形図 第３図
Claims (2)
- （１）対向配置した一対の絶縁性基板（１、１′）の一
方の表面に、液晶を電気的に制御する複数の表示電極（
Ｅ）および該表示電極を駆動する複数の薄膜トランジス
タ（１）を互いに対応付けてマトリクス状に配列し、前
記表示電極（Ｅ）と薄膜トランジスタ（１）の組よりな
る各画素間に行方向に沿ってスキャンバスライン（ＳＢ
、ＳＢ′）を配設するとともに、前記行方向の各薄膜ト
ランジスタ（１）の制御電極（Ｇ）を対応するスキャン
バスライン（ＳＢ）に共通接続し、一対の被制御電極の
一方（Ｓ）を対応する表示電極（Ｅ）に、他方（Ｄ）を
走査順位が次位の隣接スキャンバスライン（ＳＢ′）に
接続したゲート接続対向マトリクス方式の構成において
、 行方向の画素を挟んで隣接する２本のスキャンバスライ
ン（ＳＢ、ＳＢ′）間を画素ごとに直列接続した２つの
コンデンサ（Ｃ＿１、Ｃ＿２）で橋絡し、両コンデンサ
の接続点に該画素を構成する薄膜トランジスタの制御電
極（Ｇ）を接続したことを特徴とするアクティブマトリ
クス型液晶表示装置。 - （２）前記スキャンバスライン（ＳＢ、ＳＢ′）を駆動
する駆動回路を出力インピーダンス切り換え可能とし、
該駆動回路の出力インピーダンスを、アドレスするスキ
ャンバスラインと、走査順位が該スキャンバスラインの
前位および次位のスキャンバスラインに対しては‘低イ
ンピーダンス’、他のスキャンバスラインに対しては‘
高インピーダンス’とすることを特徴とする請求項１記
載のアクティブマトリクス型液晶表示装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321292A JPH02165124A (ja) | 1988-12-19 | 1988-12-19 | アクティブマトリクス型液晶表示装置およびその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321292A JPH02165124A (ja) | 1988-12-19 | 1988-12-19 | アクティブマトリクス型液晶表示装置およびその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02165124A true JPH02165124A (ja) | 1990-06-26 |
Family
ID=18130940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63321292A Pending JPH02165124A (ja) | 1988-12-19 | 1988-12-19 | アクティブマトリクス型液晶表示装置およびその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02165124A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508765A (en) * | 1990-07-25 | 1996-04-16 | Mitsubishi Denki Kabushiki Kaisha | Matrix-addressed type display device |
| US5614730A (en) * | 1990-11-09 | 1997-03-25 | Seiko Epson Corporation | Active matrix substrate |
-
1988
- 1988-12-19 JP JP63321292A patent/JPH02165124A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508765A (en) * | 1990-07-25 | 1996-04-16 | Mitsubishi Denki Kabushiki Kaisha | Matrix-addressed type display device |
| US5614730A (en) * | 1990-11-09 | 1997-03-25 | Seiko Epson Corporation | Active matrix substrate |
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